[發(fā)明專利]減少VIA開(kāi)窗刻蝕損傷的方法和VCSEL芯片

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• 申請(qǐng)?zhí)枺?/td>: 202110835474.8
• 申請(qǐng)日: 2021-07-23
• 公開(kāi)（公告）號(hào): CN113285353A
• 公開(kāi)（公告）日: 2021-08-20
• 發(fā)明（設(shè)計(jì)）人: 吳敦文;江藹庭;王青;趙風(fēng)春;王健軍
• 申請(qǐng)（專利權(quán)）人: 華芯半導(dǎo)體研究院（北京）有限公司;華芯半導(dǎo)體科技有限公司
• 主分類號(hào): H01S5/183
• 分類號(hào): H01S5/183;H01S5/042
• 代理公司: 北京清亦華知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙) 11201
• 代理人: 趙麗婷

本發(fā)明公開(kāi)了一種減少VIA開(kāi)窗刻蝕損傷的方法和VCSEL芯片，方法包括（1）在VCSEL芯片發(fā)光區(qū)域的P接觸層的至少部分表面沉積Ti層；（2）在Ti層的至少部分表面沉積SiN鈍化層；（3）在除VIA開(kāi)窗以外的區(qū)域的SiN鈍化層的至少部分表面制備光刻膠；（4）采用干法刻蝕VIA開(kāi)窗區(qū)域的SiN鈍化層和Ti層，以便得到VIA開(kāi)窗。在沉積SiN鈍化層前先沉積一層金屬Ti層，干法刻蝕對(duì)SiN鈍化層的過(guò)刻量可以增加至5%~10%，確保VIA開(kāi)窗內(nèi)的SiN鈍化層刻蝕干凈，并且不用擔(dān)心由SiN鈍化層直接過(guò)刻至P接觸層；即便VIA開(kāi)窗區(qū)域殘留少量的Ti，也不會(huì)影響到P接觸層與P電極之間的歐姆接觸電阻。

技術(shù)領(lǐng)域

本發(fā)明涉及GaAs基VCSEL芯片制造的技術(shù)領(lǐng)域，具體而言，本發(fā)明涉及減少VIA開(kāi)窗刻蝕損傷的方法和VCSEL芯片。

背景技術(shù)

垂直腔面發(fā)射激光器(Vertical Cavity Surface Emitting Laser，VCSEL)有別于LED(Light Emitting Diode，發(fā)光二極管)和LD(Laser Diode，激光二極管)等其他光源，具有體積小、圓形輸出光斑、單縱模輸出、閾值電流小且易集成大面積陣列等優(yōu)點(diǎn)，被廣泛應(yīng)用于光通信、光互連和光存儲(chǔ)等領(lǐng)域。隨著科學(xué)技術(shù)的不斷發(fā)展，各種各樣的VCSEL芯片已廣泛應(yīng)用于人們的日常生活、工作以及工業(yè)中，為人們的生活帶來(lái)了極大的便利。

目前VCSEL器件工藝在VIA刻蝕工序中需要用干法刻蝕的方法刻蝕掉SIN，露出P面接觸層，以便在后面的P電極工藝中金屬能與P接觸層形成接觸。但是因?yàn)镾iN沉積及ICP刻蝕存在一定的均勻性，所以會(huì)在整片wafer上存在SiN刻蝕不凈或者過(guò)刻cap層的問(wèn)題。在VCESL器件電性測(cè)試上，SiN刻蝕不凈表現(xiàn)為斷路，過(guò)刻cap層表現(xiàn)為電壓偏大，影響良率。

發(fā)明內(nèi)容

本發(fā)明旨在至少在一定程度上解決相關(guān)技術(shù)中的技術(shù)問(wèn)題之一。為此，本發(fā)明的目的在于提出一種減少VIA開(kāi)窗刻蝕損傷的方法和VCSEL芯片。本發(fā)明通過(guò)在沉積SiN鈍化層前先沉積一層金屬Ti層，干法刻蝕對(duì)SiN鈍化層的過(guò)刻量可以增加至5%~10%，確保VIA開(kāi)窗內(nèi)的SiN鈍化層刻蝕干凈，并且不用擔(dān)心由SiN鈍化層直接過(guò)刻至P接觸層。另外，由于Ti層的材料為金屬Ti，與P電極金屬相同，所以即便VIA開(kāi)窗區(qū)域殘留少量的Ti，也不會(huì)影響到P接觸層與P電極之間的歐姆接觸電阻。

在本發(fā)明的一個(gè)方面，本發(fā)明提出了一種減少VIA開(kāi)窗刻蝕損傷的方法。根據(jù)本發(fā)明的實(shí)施例，所述方法包括：

（1）在VCSEL芯片發(fā)光區(qū)域的P接觸層的至少部分表面沉積Ti層；

（2）在所述Ti層的至少部分表面沉積SiN鈍化層；

（3）在除VIA開(kāi)窗以外的區(qū)域的所述SiN鈍化層的至少部分表面制備光刻膠；

（4）采用干法刻蝕VIA開(kāi)窗區(qū)域的所述SiN鈍化層和所述Ti層，以便得到VIA開(kāi)窗。

根據(jù)本發(fā)明上述實(shí)施例的減少VIA開(kāi)窗刻蝕損傷的方法，通過(guò)在沉積SiN鈍化層前先沉積一層金屬Ti層，在VIA刻蝕工序中用于刻蝕SiN鈍化層的F基對(duì)金屬Ti的刻蝕能力較弱，金屬Ti層的刻蝕速度較慢，干法刻蝕對(duì)SiN鈍化層的過(guò)刻量（即刻蝕金屬Ti層的量）可以增加至5%~10%，確保VIA開(kāi)窗內(nèi)的SiN鈍化層刻蝕干凈，并且不用擔(dān)心由SiN鈍化層直接過(guò)刻至P接觸層。另外，由于P電極的材料為金屬Ti和金屬Au，而所述Ti層的材料也是Ti，所述Ti層不僅能與P接觸層形成良好的歐姆接觸，而且還能與P電極之間導(dǎo)電，所以，即便VIA開(kāi)窗區(qū)域殘留少量的Ti，也不會(huì)影響到P接觸層與P電極之間的歐姆接觸電阻。而現(xiàn)有技術(shù)中，SiN鈍化層會(huì)直接沉積在P接觸層上，ICP干法刻蝕時(shí)F基會(huì)從VIA開(kāi)窗區(qū)域進(jìn)行刻蝕SiN鈍化層，直至將開(kāi)窗區(qū)域SiN全部刻蝕掉，P電極金屬通過(guò)VIA開(kāi)窗區(qū)域接觸到P接觸層，此結(jié)構(gòu)的劣勢(shì)在于SiN鈍化層及ICP刻蝕時(shí)存在一定的均勻性，所以會(huì)在整片wafer上存在SiN鈍化層刻蝕不凈或者過(guò)刻cap層的問(wèn)題，在VCESL器件電性測(cè)試上，SiN鈍化層刻蝕不凈表現(xiàn)為斷路，過(guò)刻cap層表現(xiàn)為電壓偏大，影響良率。