[發(fā)明專利]基于時間域的存內(nèi)乘法電路和基于時間域的存內(nèi)乘加電路

有效

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• 申請日: 2021-07-21
• 公開（公告）號: CN113268220B
• 公開（公告）日: 2021-09-21
• 發(fā)明（設(shè)計）人: 常亮;楊思琪;司鑫;沈朝暉;陳亮;吳強
• 申請（專利權(quán)）人: 南京后摩智能科技有限公司
• 主分類號: G06F7/544
• 分類號: G06F7/544
• 代理公司: 北京思源智匯知識產(chǎn)權(quán)代理有限公司 11657
• 代理人: 毛麗琴

本公開實施例公開了一種基于時間域的存內(nèi)乘法電路和基于時間域的存內(nèi)乘加電路、芯片、計算裝置，其中，該存內(nèi)乘法電路包括：第一預設(shè)數(shù)量個數(shù)據(jù)存儲單元、數(shù)據(jù)輸入接口、脈沖輸入接口、脈沖輸出接口、第二預設(shè)數(shù)量個延遲單元和第二預設(shè)數(shù)量個延遲控制單元，各個延遲單元串行連接；延遲控制單元的兩個輸入端口分別連接數(shù)據(jù)輸入接口和對應(yīng)的數(shù)據(jù)存儲單元，延遲控制單元的輸出端口連接對應(yīng)的延遲單元；延遲單元用于根據(jù)對應(yīng)的延遲控制單元輸出的數(shù)值，確定是否開啟脈寬調(diào)整；第二預設(shè)數(shù)量個延遲單元中排在首位和末位的延遲單元分別與脈沖輸入接口和脈沖輸出接口連接。本公開實施例降低了存內(nèi)計算電路的功耗，提高了存內(nèi)計算電路的集成度。

技術(shù)領(lǐng)域

本公開涉及計算機技術(shù)領(lǐng)域，尤其是一種基于時間域的存內(nèi)乘法電路和基于時間域的存內(nèi)乘加電路、芯片和計算裝置。

背景技術(shù)

存內(nèi)計算，是通過將存儲部分和計算部分結(jié)合在一起的一種技術(shù)，為打破傳統(tǒng)馮諾依曼體系結(jié)構(gòu)的存儲墻等諸多問題。該技術(shù)涉及了計算機體系結(jié)構(gòu)、數(shù)字集成電路、模擬集成電路、數(shù)模轉(zhuǎn)換、軟硬件協(xié)同優(yōu)化等諸多學科。其相關(guān)技術(shù)主要包括：存儲陣列設(shè)計、存內(nèi)布爾邏輯計算方法和存內(nèi)計算結(jié)果提取這三類關(guān)鍵技術(shù)。存內(nèi)計算技術(shù)在低功耗芯片設(shè)計，人工智能加速器設(shè)計等多種領(lǐng)域都有廣泛應(yīng)用。

發(fā)明內(nèi)容

本公開的實施例提供了一種基于時間域的存內(nèi)乘法電路和基于時間域的存內(nèi)乘加電路，該電路包括：第一預設(shè)數(shù)量個數(shù)據(jù)存儲單元、數(shù)據(jù)輸入接口、脈沖輸入接口、脈沖輸出接口、一一對應(yīng)的第二預設(shè)數(shù)量個延遲單元和第二預設(shè)數(shù)量個延遲控制單元，第二預設(shè)數(shù)量個延遲單元串行連接；對于第二預設(shè)數(shù)量個延遲控制單元中的延遲控制單元，該延遲控制單元的兩個輸入端口分別連接數(shù)據(jù)輸入接口和對應(yīng)的數(shù)據(jù)存儲單元，該延遲控制單元的輸出端口連接對應(yīng)的延遲單元；延遲單元用于根據(jù)對應(yīng)的延遲控制單元輸出的數(shù)值，確定是否開啟脈寬調(diào)整，如果開啟，在輸入的脈沖的脈寬的基礎(chǔ)上，使脈寬變化對應(yīng)寬度并輸出調(diào)整脈寬后的脈沖；如果不開啟，輸出不經(jīng)過脈寬調(diào)整的脈沖；第二預設(shè)數(shù)量個延遲單元中排在首位和末位的延遲單元分別與脈沖輸入接口和脈沖輸出接口連接，脈沖輸出接口用于輸出表示數(shù)據(jù)輸入接口輸入的單比特數(shù)據(jù)與第一預設(shè)數(shù)量個數(shù)據(jù)存儲單元存儲的數(shù)據(jù)的乘積的脈沖。

在一些實施例中，該電路還包括：符號位輸入接口、乘積符號位判斷單元，第一預設(shè)數(shù)量個數(shù)據(jù)存儲單元包括符號位存儲單元；乘積符號位判斷單元的兩個輸入端分別連接符號位輸入接口和符號位存儲單元，第二預設(shè)數(shù)量個延遲單元分別連接乘積符號位判斷單元的輸出端；對于第二預設(shè)數(shù)量個延遲單元中的延遲單元，該延遲單元用于根據(jù)乘積符號位判斷單元的輸出端輸出的數(shù)值，控制經(jīng)過該延遲單元的脈沖的脈寬增大或減小。

在一些實施例中，對于第二預設(shè)數(shù)量個延遲單元中的延遲單元，當乘積符號位判斷單元輸出的數(shù)值表示乘積為正數(shù)，且由延遲控制單元確定開啟脈寬調(diào)整時，經(jīng)過該延遲單元的脈沖的脈寬增大對應(yīng)寬度；當乘積符號位判斷單元輸出的數(shù)值表示乘積為負數(shù)，且由延遲控制單元確定開啟脈寬調(diào)整時，經(jīng)過該延遲單元的脈沖的脈寬減小對應(yīng)寬度。

在一些實施例中，乘積符號位判斷單元由用于判斷兩個符號位是否相同的邏輯電路構(gòu)成，用于判斷兩個符號位是否相同的邏輯電路包括以下任一種：異或門、同或門。

在一些實施例中，經(jīng)過延遲單元調(diào)整的脈寬變化幅度是預設(shè)幅度的整數(shù)倍，且不同的延遲單元對應(yīng)不同的整數(shù)倍。

在一些實施例中，第二預設(shè)數(shù)量個延遲控制單元中的延遲控制單元包括以下任一種邏輯電路：與門、或非門、與非門、或門。