[發明專利]基于時間域的存內乘法電路和基于時間域的存內乘加電路

有效

• 申請號: 202110821811.8
• 申請日: 2021-07-21
• 公開（公告）號: CN113268220B
• 公開（公告）日: 2021-09-21
• 發明（設計）人: 常亮;楊思琪;司鑫;沈朝暉;陳亮;吳強
• 申請（專利權）人: 南京后摩智能科技有限公司
• 主分類號: G06F7/544
• 分類號: G06F7/544
• 代理公司: 北京思源智匯知識產權代理有限公司 11657
• 代理人: 毛麗琴

1.一種基于時間域的存內乘法電路，包括：

第一預設數量個數據存儲單元、數據輸入接口、脈沖輸入接口、脈沖輸出接口、一一對應的第二預設數量個延遲單元和第二預設數量個延遲控制單元，所述第二預設數量個延遲單元串行連接；

對于所述第二預設數量個延遲控制單元中的延遲控制單元，該延遲控制單元的兩個輸入端口分別連接所述數據輸入接口和對應的數據存儲單元，該延遲控制單元的輸出端口連接對應的延遲單元；

延遲單元用于根據對應的延遲控制單元輸出的數值，確定是否開啟脈寬調整，如果開啟，在輸入的脈沖的脈寬的基礎上，使脈寬變化對應寬度并輸出調整脈寬后的脈沖；如果不開啟，輸出不經過脈寬調整的脈沖；

所述第二預設數量個延遲單元中排在首位和末位的延遲單元分別與所述脈沖輸入接口和所述脈沖輸出接口連接，所述脈沖輸出接口用于輸出表示所述數據輸入接口輸入的單比特數據與所述第一預設數量個數據存儲單元存儲的數據的乘積的脈沖。

2.根據權利要求1所述的電路，其中，所述電路還包括：符號位輸入接口、乘積符號位判斷單元，所述第一預設數量個數據存儲單元包括符號位存儲單元；

所述乘積符號位判斷單元的兩個輸入端分別連接所述符號位輸入接口和所述符號位存儲單元，所述第二預設數量個延遲單元分別連接所述乘積符號位判斷單元的輸出端；

對于所述第二預設數量個延遲單元中的延遲單元，該延遲單元用于根據所述乘積符號位判斷單元的輸出端輸出的數值，控制經過該延遲單元的脈沖的脈寬增大或減小。

3.根據權利要求2所述的電路，其中，對于所述第二預設數量個延遲單元中的延遲單元，當所述乘積符號位判斷單元輸出的數值表示所述乘積為正數，且由延遲控制單元確定開啟脈寬調整時，經過該延遲單元的脈沖的脈寬增大對應寬度；當所述乘積符號位判斷單元輸出的數值表示所述乘積為負數，且由延遲控制單元確定開啟脈寬調整時，經過該延遲單元的脈沖的脈寬減小對應寬度。

4.根據權利要求2所述的電路，其中，所述乘積符號位判斷單元由用于判斷兩個符號位是否相同的邏輯電路構成，所述用于判斷兩個符號位是否相同的邏輯電路包括以下任一種：異或門、同或門。

5.根據權利要求1所述的電路，其中，經過延遲單元調整的脈寬變化幅度是預設幅度的整數倍，且不同的延遲單元對應不同的整數倍。

6.根據權利要求1所述的電路，其中，所述第二預設數量個延遲控制單元中的延遲控制單元包括以下任一種邏輯電路：與門、或非門、與非門、或門。

7.一種基于時間域的存內乘加電路，包括：

通過脈沖輸入接口和脈沖輸出接口串行連接的預設數量個存內乘法模塊，其中，存內乘法模塊由權利要求1-6之一所述的基于時間域的存內乘法電路構建，所述預設數量個存內乘法模塊的數據輸入接口用于分別依次接收預設數量個輸入數據包括的相同位置的單比特位；

時間數字轉換模塊，用于接收所述預設數量個存內乘法模塊中的排在末位的存內乘法模塊的脈沖輸出接口輸出的脈沖，并檢測所述脈沖的脈寬，基于所述脈寬生成表征所述預設數量個輸入數據中相同位置的單比特位與所述預設數量個存內乘法模塊存儲的數據的中間乘加結果；

移位累加器，用于將依次得到的各個中間乘加結果進行相應位數的移位累加，得到所述預設數量個輸入數據與所述預設數量個存內乘法模塊存儲的數據的乘加結果。

8.根據權利要求7所述的電路，其中，所述時間數字轉換模塊進一步用于：

基于所述預設數量個存內乘法模塊的原始脈沖的脈寬相對于輸出脈沖的脈寬的變化幅度與預設幅度的倍數，得到當前輸入的預設數量個輸入數據的單比特位對應的中間乘加結果。

9.一種芯片，其特征在于，包括基于時間域的存內乘法模塊陣列，所述陣列包括的存內乘法模塊包括權利要求1-6中任一項所述的基于時間域的存內乘法電路，所述芯片還包括時間數字轉換模塊和移位累加器。

10.一種計算裝置，其特征在于，包括根據權利要求9所述的芯片。