[發明專利]一種半導體結構的制造方法及其測試方法

有效

• 申請號: 202110800490.3
• 申請日: 2021-07-15
• 公開（公告）號: CN113540040B
• 公開（公告）日: 2023-04-11
• 發明（設計）人: 劉云飛
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H01L23/544
• 分類號: H01L23/544;H01L21/66;H10B41/20;H10B43/20
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 柳虹

本申請提供一種半導體結構的制造方法及其測試方法，包括：提供襯底，襯底包括待形成臺階結構的第一區；在襯底上形成堆疊層，堆疊層包括依次層疊的第一介質層和第二介質層；在堆疊層上形成硬掩模墻；硬掩模墻位于第一區內，且硬掩模墻將第一區劃分為多個第二區；硬掩模墻中形成有臺階結構標記；形成光刻膠層，所述光刻膠層暴露出所述第二區內待刻蝕的所述堆疊層；對待刻蝕的堆疊層進行刻蝕，得到臺階結構。由此可見，臺階結構標記形成在硬掩模墻之中，在進行臺階結構的刻蝕時，有硬掩模墻的保護，不會刻蝕臺階結構標記，此外還有光刻膠層覆蓋臺階結構標記，進一步的保護臺階結構標記在形成臺階結構時不會受到損傷和位置移動。

技術領域

本發明涉及半導體領域，特別涉及一種半導體結構的制造方法及其測試方法。

背景技術

當前進行3D?NAND存儲單元的制造時，在形成臺階結構時，需要一個臺階結構標記，標記臺階結構的位置，以便根據臺階結構標記的位置進行臺階工藝，之后也能繼續利用臺階結構標記的位置監測制造形成的臺階結構的偏移量，因此臺階結構標記的位置對于制造臺階結構和對臺階結構的偏移量的監測至關重要。

但是在實際制造過程中，由于進行刻蝕工藝以形成臺階結構時，會損傷臺階結構標記，導致臺階結構標記的位置發生變化，不利于臺階結構的形成以及后續對臺階結構的偏移量進行監測。

因此，當前的半導體的制造方法，不能保證臺階結構標記的位置不受變化，不利于臺階結構的形成以及后續對臺階結構的偏移量進行監測。

發明內容

有鑒于此，本申請的目的在于提供一種半導體結構的制造方法、測試方法，保證臺階結構標記的位置不受變化，以便利于臺階結構的形成以及后續對臺階結構的偏移量進行監測。

本申請實施例提供了一種半導體結構的制造方法，包括：

提供襯底，所述襯底包括待形成臺階結構的第一區；

在襯底上形成堆疊層，所述堆疊層包括依次層疊的第一介質層和第二介質層；

在所述堆疊層上形成硬掩模墻；所述硬掩模墻位于所述第一區內，且所述硬掩模墻將所述第一區劃分為多個第二區；所述硬掩模墻中形成有臺階結構標記；

形成光刻膠層，所述光刻膠層暴露出所述第二區內待刻蝕的所述堆疊層；

對待刻蝕的堆疊層進行刻蝕，得到臺階結構。

可選的，所述光刻膠層覆蓋所述臺階結構標記。

可選的，所述臺階結構標記沿垂直于所述襯底的方向縱向貫穿所述硬掩模墻。

可選的，所述硬掩模墻中形成有多個所述臺階結構標記，多個所述臺階結構標記沿所述硬掩模墻的延伸方向間隔排布。

可選的，所述硬掩模墻的數量為多個，多個所述硬掩模墻互相平行，且每個所述硬掩模墻中形成有所述臺階結構標記。

可選的，每個所述硬掩模墻中形成一個所述臺階結構標記，且多個所述硬掩模墻中的各所述臺階結構標記，在多個所述硬掩模墻的排列方向上相互對齊，或者在多個所述硬掩模墻的排列方向上相互錯開。

可選的，每個所述硬掩模墻中形成多個所述臺階結構標記，且多個所述硬掩模墻中的各所述臺階結構標記構成陣列排布；或者，所述硬掩模墻中多個所述臺階結構標記，與相鄰于該硬掩模墻的所述硬掩模墻中多個所述臺階結構標記錯位排布。可選的，所述在所述堆疊層上形成硬掩模墻包括：

在所述堆疊層上形成硬掩模層；

在所述硬掩模層上形成光刻膠，以所述光刻膠為掩蔽，對所述硬掩模層進行刻蝕，得到所述硬掩模墻。

可選的，對待刻蝕的所述堆疊層進行刻蝕，得到臺階結構包括：