[發(fā)明專利]行解碼結構及存儲器

有效

• 申請?zhí)枺?/td>: 202110787013.8
• 申請日: 2021-07-13
• 公開（公告）號: CN113241106B
• 公開（公告）日: 2021-09-24
• 發(fā)明（設計）人: 蔡曉波;任建軍
• 申請（專利權）人: 上海億存芯半導體有限公司
• 主分類號: G11C13/00
• 分類號: G11C13/00
• 代理公司: 上海恒銳佳知識產權代理事務所(普通合伙) 31286
• 代理人: 黃海霞

本發(fā)明提供了一種行解碼結構及存儲器，所述行解碼結構包括存儲陣列、列解碼單元、第一行解碼單元、第二行解碼單元、邏輯控制單元和地址進位單元；所述存儲陣列包括至少兩頁存儲單元，每頁所述存儲單元包括第一部分存儲單元和第二部分存儲單元，所述第一部分存儲單元均與所述第一行解碼單元連接，所述第二部分存儲單元均與所述第二行解碼單元，所述地址進位單元用于向所述第一行解碼單元輸入含有地址進位標記的字線地址，提升了存儲器連續(xù)讀操作時的最快讀取速度，保證了串行連續(xù)讀取的可靠性。

技術領域

本發(fā)明涉及存儲器技術領域，尤其涉及一種行解碼結構及存儲器。

背景技術

現(xiàn)有技術中，如圖1和圖2所示，行存儲器包括行解碼單元、存儲陣列第一頁存儲單元、存儲陣列第二頁存儲單元，行解碼單元的輸出第一字線WLn和第二字線WLn+1。第一字線WLn連接存儲陣列第一頁存儲單元，第二字線WLn+1連接存儲陣列第二頁存儲單元。在串行連續(xù)讀取存儲器過程中，由存儲器的當前頁切換至下一頁時，即由存儲陣列第一頁存儲單元的Byte(m)切換至存儲陣列第二頁存儲單元的Byte(0)時，由于存儲器的下一頁的字線WLn+1需要建立時間，探測電壓VSENSE重新施加至存儲器的下一頁也需要建立時間t_su，圖2中t_su為PCLn至PCLn+1節(jié)點所需要的時間，PCLn為第一頁存儲單元的Byte(m)的電壓檢測節(jié)點，PCLn+1為存儲陣列第二頁存儲單元的Byte(0)的檢測電壓節(jié)點。對存儲器的第一字節(jié)讀取的有效時間比其他字節(jié)短，為保證讀取結果的可靠性，需要相對更慢的頻率來讀取下一頁的字節(jié)，從而限制了存儲器整體的最高讀取速率。

現(xiàn)有技術中，還有一種大容量存儲器的存儲器，為了提高存儲器整體的最高讀取速率，圖3為現(xiàn)有技術中大容量存儲器的存儲器結構示意圖。參照圖3，該大容量存儲器的存儲器包括，若干存儲塊，相鄰地址的數(shù)據(jù)存儲在不同的存儲塊中，每一個存儲塊均連接一列解碼數(shù)據(jù)緩存單元，存儲器在存儲塊間交替讀取。在讀取當前塊數(shù)據(jù)時，下一塊的地址和所需探測電壓完全建立，提高了存儲器整體的最高讀取速率。但是該大容量存儲器的存儲器為了保證每個存儲塊均能完成字節(jié)、頁的擦寫功能，需要設置多個列解碼和數(shù)據(jù)緩存單元。但是對于帶電可擦可編程只讀存儲器來說，浪費過多面積來設置解碼單元，會增加芯片的面積及成本。

公開號為CN112735497A的發(fā)明專利公開了一種字線建立方法，包括根據(jù)字節(jié)的位數(shù)將存儲器中每一存儲單元中的字線劃分為若干頁；在所述字線的首頁和所述首頁的相鄰頁之間連接字線緩沖電路，以加快所述字線的建立速度。該發(fā)明通過在字線的首頁和首頁的相鄰頁之間連接字線緩沖電路，可以加快字線首頁的建立速度，從而減少字線切換時字線的建立時間，進而在增加盡可能小的版圖面積的基礎上，有效地解決SPI閃存存儲器中字線建立的瓶頸。但是該發(fā)明增加了字線緩沖電路，字線在建立過程中需要經過緩沖電路的緩沖，經過緩沖電路的時間會降低存儲器的最高讀取速率。

因此，有必要提供一種行解碼結構及存儲器以解決上述的現(xiàn)有技術中存在的問題。

發(fā)明內容

本發(fā)明的目的在于提供一種行解碼結構及存儲器，以解決非易失性存儲器在切換頁地址時的讀取速度不快、連續(xù)讀操作時讀取速度不快、增加緩沖電路降低存儲器的最高讀取速率的問題。

為實現(xiàn)上述目的，本發(fā)明的所述行解碼結構包括存儲陣列、列解碼單元、第一行解碼單元、第二行解碼單元、邏輯控制單元和地址進位單元，所述存儲陣列與所述列解碼單元連接；

所述存儲陣列包括至少兩頁存儲單元，每頁所述存儲單元包括第一部分存儲單元和第二部分存儲單元，所述第一部分存儲單元均與所述第一行解碼單元連接，所述第二部分存儲單元均與所述第二行解碼單元連接，其中，所述第一部分存儲單元和所述第二部分存儲單元均包括至少一個存儲單元；