[發明專利]行解碼結構及存儲器

有效

• 申請號: 202110787013.8
• 申請日: 2021-07-13
• 公開（公告）號: CN113241106B
• 公開（公告）日: 2021-09-24
• 發明（設計）人: 蔡曉波;任建軍
• 申請（專利權）人: 上海億存芯半導體有限公司
• 主分類號: G11C13/00
• 分類號: G11C13/00
• 代理公司: 上海恒銳佳知識產權代理事務所(普通合伙) 31286
• 代理人: 黃海霞

1.一種行解碼結構，其特征在于，包括存儲陣列、列解碼單元、第一行解碼單元、第二行解碼單元、邏輯控制單元和地址進位單元，所述存儲陣列與所述列解碼單元連接；

所述存儲陣列包括至少兩頁存儲單元，每頁所述存儲單元包括第一部分存儲單元和第二部分存儲單元，所述第一行解碼單元的輸出端連接若干第一字線，每一所述第一字線均連接一頁存儲單元中的所述第一部分存儲單元，所述第二部分存儲單元均與所述第二行解碼單元連接，其中，所述第一部分存儲單元和所述第二部分存儲單元均包括至少一個存儲單元；

所述地址進位單元分別與所述第一行解碼單元、所述第二行解碼單元、列解碼單元和所述邏輯控制單元連接，所述邏輯控制單元用于向所述第二行解碼單元和所述地址進位單元的第一輸入端輸入高位地址以及向所述列解碼單元和所述地址進位單元的第二輸入端輸入低位地址，所述地址進位單元用于向所述第一行解碼單元輸入含有地址進位標記的字線地址；

當所述行解碼結構讀取至當前頁存儲單元電連接的所述第二部分存儲單元內的字節時，所述地址進位單元產生地址進位標記，所述第一行解碼單元接收所述地址進位標記后，所述第一行解碼單元的輸出連接至下一頁存儲單元連接的所述第一字線，所述當前頁存儲單元為正在讀取的存儲單元，所述下一頁存儲單元為未讀取的所述當前頁存儲單元的相鄰頁存儲單元。

2.如權利要求1所述的行解碼結構，其特征在于，所述地址進位單元包括與門和若干半加器，所述與門的輸出端連接其中一個半加器的加數輸入端，每個所述半加器的進位端連接相鄰所述半加器的加數輸入端。

3.如權利要求2所述的行解碼結構，其特征在于，所述與門的第一輸入端通過所述低位地址與所述列解碼單元的輸入端連接，所述與門的第二輸入端連接讀取線。

4.如權利要求2所述的行解碼結構，其特征在于，所述半加器的數據輸出端通過所述字線地址連接所述第一行解碼單元，所述半加器的被加數輸入端連接所述高位地址。

5.如權利要求1所述的行解碼結構，其特征在于，所述列解碼單元的輸出端連接若干字節選擇線，所述字節選擇線連接所述存儲單元。

6.如權利要求1所述的行解碼結構，其特征在于，所述第二行解碼單元的輸出端連接若干第二字線，每一所述第二字線連接所述一頁存儲單元中的所述第二部分存儲單元。

7.如權利要求1所述的行解碼結構，其特征在于，所述存儲單元為非易失性存儲單元。

8.一種存儲器，其特征在于，包括權利要求1至7任意一項所述的行解碼結構。