[發明專利]一種集成電路的制造工藝

在審

• 申請號: 202110786617.0
• 申請日: 2016-10-08
• 公開（公告）號: CN113506731A
• 公開（公告）日: 2021-10-15
• 發明（設計）人: 馬振國;張軍;吳鑫
• 申請（專利權）人: 北京北方華創微電子裝備有限公司
• 主分類號: H01L21/311
• 分類號: H01L21/311
• 代理公司: 北京思創畢升專利事務所 11218
• 代理人: 孫向民;廉莉莉

公開了一種集成電路的制造工藝，包括：去除晶片上的二氧化硅的方法，該方法可包括：向工藝腔室內通入脫水的氟化氫氣體和脫水的醇類氣體；使所述脫水的氟化氫氣體和脫水的醇類氣體混合，生成氣態的刻蝕劑；使所述刻蝕劑與所述工藝腔室內的晶片反應，并使所述工藝腔室內保持高壓狀態以提高刻蝕選擇比；以及將所述反應的副產物從所述工藝腔室內抽出。根據本發明的集成電路的制造工藝中，去除晶片上的二氧化硅的方法通過使氣態的刻蝕劑在高壓力下與二氧化硅直接反應，并在反應后將反應產物抽出，實現高選擇比、高效率地去除二氧化硅。

技術領域

本發明涉及集成電路制造工藝領域，更具體地，涉及一種集成電路的制造工藝。

背景技術

在集成電路制造工藝領域，目前通常使用硅基材料制造集成電路，硅 (或者多晶硅)在空氣中放置的情況下表面會自然氧化形成一層致密的二氧化硅(SiO₂)層，如圖1a所示。在有些工藝中，例如，在金屬硅化物(Silicide) 工藝中，金屬鎳鉑(NiPt)薄膜要與硅襯底直接接觸，如果襯底表面有一層 SiO₂，則會增加電阻率，影響器件性能，因此，制造后續工藝前需要去除這層SiO₂。而在去除這層SiO₂的同時，必須保護其他薄膜/結構不能被去除或者損傷，如圖1a所示，隔離層(Spacer，由氮化硅(Si₃N₄)材料制成)的線寬尺寸會影響器件電性，如漏電(leakage)增加等。因此，需要在去除 SiO₂的同時盡量保持隔離層(Spacer，Si₃N₄)不被去除。

如圖1b所示，現有工藝多采用濕法刻蝕、等離子體干法刻蝕等方法去除SiO₂，其對Si₃N₄的刻蝕選擇比低，對隔離層去除過多，造成隔離層尺寸縮小，增大漏電，從而影響器件性能。

因此，有必要開發一種應用于集成電路制造工藝中的高選擇比、高效率的去除晶片上的二氧化硅的方法。

公開于本發明背景技術部分的信息僅僅旨在加深對本發明的一般背景技術的理解，而不應當被視為承認或以任何形式暗示該信息構成已為本領域技術人員所公知的現有技術。

發明內容

本發明提出了一種集成電路的制造工藝，包括去除晶片上的二氧化硅的方法，其通過使氣態的刻蝕劑在高壓力下與二氧化硅直接反應，并在反應后將反應產物抽出，實現高選擇比、高效率地去除二氧化硅。

本發明提出了一種集成電路的制造工藝，包括去除晶片上的二氧化硅的方法，該方法包括：向工藝腔室內通入脫水的氟化氫氣體和脫水的醇類氣體；使所述脫水的氟化氫氣體和脫水的醇類氣體混合，生成氣態的刻蝕劑；使所述刻蝕劑與所述工藝腔室內的晶片反應，并使所述工藝腔室內保持高壓狀態以提高刻蝕選擇比；以及將所述反應的副產物從所述工藝腔室內抽出。

優選地，所述制造工藝包括利用HARP填充淺溝道絕緣層的輪廓調整的子工藝，在所述子工藝中，首先利用CVD工藝沉積一定厚度的HARP，而后采用所述的去除晶片上的二氧化硅的方法對STI進行刻蝕而使開口變大，重復執行上述沉積和刻蝕操作，直至工藝結束。

優選地，所述制造工藝包括去除STI的硬掩膜層上的SiO2自然氧化層的子工藝，所述STI的硬掩膜層為Si3N4，在所述子工藝中，利用所述的去除晶片上的二氧化硅的方法對STI的硬掩膜層表面上的SiO2自然氧化層進行刻蝕，并控制所述SiO2自然氧化層相對于STIHARP的刻蝕選擇比，以便快速去除所述SiO2自然氧化層，且避免過度刻蝕STI HARP。

優選地，所述制造工藝包括去除襯墊氧化層的子工藝，所述襯墊氧化層為采用加熱方式在襯底表面氧化形成SiO2層，其為STI的硬掩膜層Si3N4 的緩沖層，在所述子工藝中，利用所述的去除晶片上的二氧化硅的方法對所述襯墊氧化層進行刻蝕，并控制所述襯墊氧化層相對于STI HARP的刻蝕選擇比，以便快速去除所述襯墊氧化層，且避免過度刻蝕STI HARP。