[發明專利]一種面向異構眾核處理器的芯片測試方法及裝置

在審

• 申請號: 202110772402.3
• 申請日: 2021-07-08
• 公開（公告）號: CN113391970A
• 公開（公告）日: 2021-09-14
• 發明（設計）人: 菅陸田;李峰;曹偉;朱巍;寧永波
• 申請（專利權）人: 無錫江南計算技術研究所
• 主分類號: G06F11/22
• 分類號: G06F11/22;G06F11/26
• 代理公司: 浙江千克知識產權代理有限公司 33246
• 代理人: 裴金華

本發明公開了一種面向異構眾核處理器的芯片測試方法及裝置，該方法包括識別待測異構眾核處理器中的各控制核心和各運算核組；在各控制核心中裝載相同的控制核心測試向量，并在各運算核心中裝載相同的運算核心測試向量；獲取待測異構眾核處理器的設計頻率，在測試環境中分別對所述控制核心測試向量與運算核心測試向量進行并行測試；基于兩兩比較運算核心測試向量的第一運算結果得到運算核心測試向量的第一測試結果，并基于控制核心測試向量的第二運算結果得到控制核心測試向量的第二測試結果后，合并第一測試結果與第二測試結果，得到最終測試結果。本發明實現了有效減少單片測試，降低測試成本，簡化了異構眾核處理器芯片的分類標準。

技術領域

本申請涉及集成電路測試技術領域，具體而言，涉及一種面向異構眾核處理器的芯片測試方法及裝置。

背景技術

隨著半導體工藝的快速發展，單個芯片上集成大量核心的眾核處理器以其超強算力逐漸走向主流。尤其是應用對并行計算的迫切需求，包含多個控制核心與超多運算核心的異構眾核處理器已經廣泛應用于高性能計算領域。

目前已發布的異構眾核處理器集成晶體管數量都在億級以上，包含核心數一般超過百個，使用的制造工藝往往也是最先進的制程，所以異構眾核處理器不論在晶圓測試還是封裝測試方面都面臨一些挑戰。一是測試時間成本方面，在工藝參數測試項目多，功能測試覆蓋面全的測試要求下，異構眾核處理器芯片的單片測試時間理論上要比普通處理器的測試時間增長數倍。二是芯片的分類標準方面，由于異構眾核處理器芯片一般會包含多個控制核心與超多運算核心，在制造良率不高的情況下，或者在考慮產品成本方面，需要對異構眾核處理器芯片進行多個bin（二進制文件）的分類測試，每個bin的分類標準制定將是比較復雜的一項工作。

發明內容

為了解決上述問題，本申請實施例提供了一種面向異構眾核處理器的芯片測試方法及裝置。

第一方面，本申請實施例提供了一種面向異構眾核處理器的芯片測試方法，所述方法包括：

識別待測異構眾核處理器中的各控制核心和各運算核組，每個所述運算核組包括若干個運算核心；

在各所述控制核心中裝載相同的控制核心測試向量，并在各所述運算核心中裝載相同的運算核心測試向量；

獲取所述待測異構眾核處理器的設計頻率，基于所述設計頻率在測試環境中分別對所述控制核心測試向量與運算核心測試向量進行并行測試；

基于兩兩比較所述運算核心測試向量的第一運算結果得到所述運算核心測試向量的第一測試結果，并基于所述控制核心測試向量的第二運算結果得到所述控制核心測試向量的第二測試結果后，合并所述第一測試結果與第二測試結果，得到最終測試結果。

優選的，所述控制核心和所述運算核組的數量相同。

優選的，所述在各所述控制核心中裝載相同的控制核心測試向量，并在各所述運算核心中裝載相同的運算核心測試向量，包括：

基于廣播式數據傳輸方式，通過低頻串口向各所述控制核心中裝載相同的控制核心測試向量，并在各所述運算核心中裝載相同的運算核心測試向量。

優選的，所述獲取所述待測異構眾核處理器的設計頻率，基于所述設計頻率在測試環境中分別對所述控制核心測試向量與運算核心測試向量進行并行測試，包括：

獲取所述待測異構眾核處理器的設計頻率，根據預設拉偏幅度對所述設計頻率進行拉偏，得到頻率拉偏范圍；

將所述頻率拉偏范圍劃分為若干段，將各段設置為不同測試頻率等級；

根據各所述測試頻率等級，在測試環境中分別對所述控制核心測試向量與運算核心測試向量進行并行測試。

優選的，所述基于兩兩比較所述運算核心測試向量的第一運算結果得到所述運算核心測試向量的第一測試結果，包括：

獲取每個所述運算核心的預設坐標號，基于所述預設坐標號確定所述運算核心所處坐標區域；