[發明專利]存儲器系統、半導體存儲裝置及數據讀出方法

在審

• 申請號: 202110755434.2
• 申請日: 2021-07-05
• 公開（公告）號: CN114168377A
• 公開（公告）日: 2022-03-11
• 發明（設計）人: 藤原大輔;佐貫朋也;藤澤俊雄
• 申請（專利權）人: 鎧俠股份有限公司
• 主分類號: G06F11/10
• 分類號: G06F11/10;G11C29/42;H03M13/15;H03M13/11
• 代理公司: 永新專利商標代理有限公司 72002
• 代理人: 牛玉婷

1.一種存儲器系統，其中，具有：

非易失性存儲器；

控制器，控制數據向上述非易失性存儲器的寫入及讀出；

編碼器，設在上述非易失性存儲器中，將向上述非易失性存儲器的寫入數據分割為規定比特數的單位數據，并變換為包含多個所生成的上述單位數據在內的數據幀，按照每個上述單位數據，生成用于錯誤檢測校正的上述數據幀的第1奇偶校驗數據以及與上述第1奇偶校驗數據不同的上述數據幀的第2奇偶校驗數據，來進行上述寫入數據的編碼；

第1解碼器，設在上述非易失性存儲器中，進行從上述非易失性存儲器讀出的讀出數據的解碼；以及

控制電路，設在上述非易失性存儲器中，當從上述控制器接收到讀出指令時，控制上述第1解碼器以對從上述非易失性存儲器讀出的讀出對象數據進行使用了上述第1奇偶校驗數據的第1解碼，在上述讀出對象數據的上述第1解碼成功時，將解碼后的上述讀出對象數據向上述控制器輸出。

2.如權利要求1所述的存儲器系統，其中，

上述第1解碼是硬解碼。

3.如權利要求1所述的存儲器系統，其中，

上述編碼器通過4比特以下校正的BCH編碼進行上述編碼，

上述第1解碼器通過直接法進行上述解碼。

4.如權利要求1所述的存儲器系統，其中，

上述非易失性存儲器具有比特錯誤率監視器，所述比特錯誤率監視器將包含上述讀出對象數據在內的上述非易失性存儲器的存儲區域的一部分的數據，按照每個上述單位數據，通過上述第1解碼器解碼，并基于每個上述單位數據的校正比特數來計算比特錯誤率，監視上述比特錯誤率，

上述控制電路基于上述比特錯誤率，判定是否將通過使用了上述第1奇偶校驗數據的第1解碼而解碼后的上述讀出對象數據輸出。

5.如權利要求4所述的存儲器系統，其中，

上述一部分的存儲區域是數據從上述非易失性存儲器讀出的讀出單位的數據的一部分。

6.如權利要求1所述的存儲器系統，其中，

上述控制電路當上述讀出對象數據的上述第1解碼不成功時，控制上述第1解碼器，以進行使用了上述第2奇偶校驗數據的第2解碼，當上述讀出對象數據的上述第2解碼成功時，將通過上述第2解碼而解碼出的上述讀出對象數據輸出。

7.如權利要求6所述的存儲器系統，其中，

上述第2解碼是硬解碼。

8.如權利要求6所述的存儲器系統，其中，

上述控制器具有進行軟解碼的第2解碼器，

上述控制器當上述讀出對象數據的上述第1解碼及上述第2解碼不成功時，控制上述第2解碼器，以進行基于上述第2解碼器的上述軟解碼。

9.如權利要求6所述的存儲器系統，其中，

上述控制器當上述讀出對象數據的上述第1解碼不成功、上述第2解碼成功時，進行循環冗余檢查。

10.如權利要求1所述的存儲器系統，其中，

上述第1解碼器具有判定錯誤數的錯誤判定電路、探索第1錯誤數中的錯誤比特位置的第1探索電路、以及探索與上述第1錯誤數不同的第2錯誤數中的錯誤比特位置的第2探索電路；

上述第1探索電路及上述第2探索電路以如下方式進行控制，當由上述錯誤判定電路判定出的上述錯誤數是上述第1錯誤數時，上述第1探索電路動作而上述第2探索電路不動作，當由上述錯誤判定電路判定出的上述錯誤數是上述第2錯誤數時，上述第1探索電路不動作而上述第2探索電路動作，當由上述錯誤判定電路判定出的上述錯誤數是0時，上述第1探索電路及上述第2探索電路不動作。

11.如權利要求1所述的存儲器系統，其中，

上述非易失性存儲器是NAND型閃存。