[發明專利]一種信號輸出控制電路以及芯片

在審

• 申請號: 202110750127.5
• 申請日: 2021-07-02
• 公開（公告）號: CN115567042A
• 公開（公告）日: 2023-01-03
• 發明（設計）人: 李乾男
• 申請（專利權）人: 西安紫光國芯半導體有限公司
• 主分類號: H03K5/135
• 分類號: H03K5/135
• 代理公司: 深圳市威世博知識產權代理事務所(普通合伙) 44280
• 代理人: 黎堅怡

本發明提供一種信號輸出控制電路以及芯片，信號輸出控制電路包括：第一信號采樣單元，用于對獲取的數據信號進行采樣，以得到輸出信號；輸出控制單元，連接所述第一信號采樣單元，用于利用預設時鐘信號控制所述輸出信號的輸出時間；其中，所述預設時鐘信號包括第一預設時鐘信號和/或第二預設時鐘信號，所述第一預設時鐘信號用于控制采樣得到所述輸出信號的采樣時間，所述第二預設時鐘信號用于控制所述輸出信號的輸出時間。以此達到控制輸出信號的輸出時間的目的，以使得輸出信號的輸出時間可控。

技術領域

本發明涉及集成電路技術領域，尤其是涉及一種信號輸出控制電路以及芯片。

背景技術

在集成電路半定制設計流程中，模塊接口時序約束都是基于一個時序范圍來設置的，自動布局布線工具會在約束范圍內進行優化，但是這種方法很難準確控制接口信號的輸出時間。

發明內容

本發明提供一種信號輸出控制電路以及芯片，其能夠控制輸出信號的輸出時序。

為解決上述技術問題，本發明提供的第一個技術方案為：提供一種信號輸出控制電路，包括：第一信號采樣單元，用于對獲取的數據信號進行采樣，以得到輸出信號；輸出控制單元，連接所述第一信號采樣單元，用于利用預設時鐘信號控制所述輸出信號的輸出時間；其中，所述預設時鐘信號包括第一預設時鐘信號和/或第二預設時鐘信號，所述第一預設時鐘信號用于控制采樣得到所述輸出信號的采樣時間，所述第二預設時鐘信號用于控制所述輸出信號的輸出時間。

其中，所述輸出控制單元包括：時鐘樹單元，連接所述第一信號采樣單元的時鐘信號輸入端，所述時鐘樹單元基于第一時鐘信號產生所述第一預設時鐘信號。

其中，所述輸出控制單元還包括：延遲單元，連接所述第一信號采樣單元的信號輸出端，所述延遲單元的延遲時間控制所述輸出信號的輸出時間；所述第二預設時鐘信號包括所述延遲單元的延遲時間。

其中，所述輸出控制單元還包括：延遲單元，連接所述第一信號采樣單元的信號輸出端，所述延遲單元的延遲時間控制所述輸出信號的輸出時間；所述第二預設時鐘信號包括所述延遲單元的延遲時間。

其中，所述第一信號采樣單元的數量至少為二，每一所述第一信號采樣單元對應連接一個所述時鐘樹單元，以利用各自連接的所述時鐘樹單元產生的所述第一預設時鐘信號，控制各自采樣得到的所述輸出信號的采樣時間。

其中，所述第一信號采樣單元的數量至少為二，每一所述第一信號采樣單元對應連接一個所述延遲單元，以利用各自連接的所述延遲單元的延遲信號，控制各自的所述輸出信號的輸出時間。

為解決上述技術問題，本發明提供的第二個技術方案為：提供一種芯片，包括：信號產生電路，用于產生數據信號以及第一時鐘信號；信號輸出控制電路，連接所述數據信號產生電路，所述信號輸出控制電路包括上述任一項所述的信號輸出控制電路。

其中，所述信號產生電路包括：第一時鐘路徑，用于基于時鐘輸入信號產生所述第一時鐘信號；數據信號產生單元，用于基于所述時鐘輸入信號產生所述數據信號。

其中，所述數據信號產生單元包括：第二時鐘路徑，用于基于所述時鐘輸入信號產生第二時鐘信號；第二信號采樣單元，所述第二信號采樣單元的時鐘信號輸入端連接所述第二時鐘路徑，用于基于所述第二時鐘信號對數據輸入信號進行采樣，以得到所述數據信號。

其中，所述第二時鐘路徑的數量至少為二，每一所述第二時鐘路徑連接一個所述第二信號采樣單元，且一個所述第二信號采樣單元連接一個所述第一信號采樣單元。