[發(fā)明專利]芯片驗(yàn)證系統(tǒng)及其時(shí)鐘電路

有效

• 申請?zhí)枺?/td>: 202110731361.3
• 申請日: 2021-06-29
• 公開（公告）號(hào): CN113468005B
• 公開（公告）日: 2023-02-24
• 發(fā)明（設(shè)計(jì)）人: 李卡;于長亮;安永
• 申請（專利權(quán)）人: 展訊通信（上海）有限公司
• 主分類號(hào): G06F11/22
• 分類號(hào): G06F11/22;G06F1/08;G06F15/78
• 代理公司: 北京蘭亭信通知識(shí)產(chǎn)權(quán)代理有限公司 11667
• 代理人: 孫峰芳

本發(fā)明提供一種芯片驗(yàn)證系統(tǒng)及其時(shí)鐘電路。所述芯片驗(yàn)證系統(tǒng)包括：型號(hào)相同的四片F(xiàn)PGA，所述四片F(xiàn)PGA之間兩兩互聯(lián)，其中任意兩片F(xiàn)PGA之間均通過多對GTH信號(hào)線和多組IO信號(hào)線互聯(lián)，每組IO信號(hào)線包括第一數(shù)量的用于傳輸差分信號(hào)或者單端信號(hào)的功能可選信號(hào)線和第二數(shù)量的用于傳輸單端信號(hào)的單一功能信號(hào)線。本發(fā)明能夠滿足復(fù)雜數(shù)字IC設(shè)計(jì)需求的規(guī)模。

技術(shù)領(lǐng)域

本發(fā)明涉及芯片驗(yàn)證技術(shù)領(lǐng)域，尤其涉及一種芯片驗(yàn)證系統(tǒng)及其時(shí)鐘電路。

背景技術(shù)

在芯片(IC)設(shè)計(jì)階段，工程師需要搭建一個(gè)驗(yàn)證系統(tǒng)，將芯片的全部功能放置在驗(yàn)證系統(tǒng)上，通過軟件代碼驗(yàn)證芯片相關(guān)功能是否正確。隨著IC技術(shù)的演進(jìn)，IC設(shè)計(jì)的復(fù)雜度越來越高，例如手機(jī)芯片非常容易實(shí)現(xiàn)8核處理器、16核處理器等，這種規(guī)模的數(shù)字IC資源消耗大，對驗(yàn)證系統(tǒng)的要求也變得越來越高。現(xiàn)有的單片F(xiàn)PGA搭建的驗(yàn)證系統(tǒng)已經(jīng)無法滿足驗(yàn)證要求，因此有必要提出一種新的芯片驗(yàn)證系統(tǒng)。

發(fā)明內(nèi)容

為解決上述問題，本發(fā)明提供了一種芯片驗(yàn)證系統(tǒng)及其時(shí)鐘電路，能夠滿足復(fù)雜數(shù)字IC設(shè)計(jì)需求的規(guī)模。

第一方面，本發(fā)明提供一種芯片驗(yàn)證系統(tǒng)，所述系統(tǒng)包括：型號(hào)相同的四片F(xiàn)PGA，所述四片F(xiàn)PGA之間兩兩互聯(lián)，其中任意兩片F(xiàn)PGA之間均通過多對GTH信號(hào)線和多組IO信號(hào)線互聯(lián)，每組IO信號(hào)線包括第一數(shù)量的用于傳輸差分信號(hào)或者單端信號(hào)的功能可選信號(hào)線和第二數(shù)量的用于傳輸單端信號(hào)的單一功能信號(hào)線。

可選地，所述系統(tǒng)還包括：與四片F(xiàn)PGA一一對應(yīng)連接的四組用于傳輸GTH信號(hào)的QSFP+連接器，每組QSFP+連接器包括多個(gè)QSFP+連接器，每個(gè)QSFP+連接器與所連接的FPGA之間均通過多對GTH信號(hào)線連接。

可選地，所述系統(tǒng)還包括：與四片F(xiàn)PGA一一對應(yīng)連接的四組用于傳輸IO信號(hào)的IO信號(hào)連接器，每組IO信號(hào)連接器包括多個(gè)IO信號(hào)連接器，每個(gè)IO信號(hào)連接器與所連接的FPGA之間均通過一組IO信號(hào)線連接，每組IO信號(hào)線包括第一數(shù)量的用于傳輸差分信號(hào)或者單端信號(hào)的功能可選信號(hào)線和第二數(shù)量的用于傳輸單端信號(hào)的單一功能信號(hào)線。

可選地，所述系統(tǒng)還包括：與四片F(xiàn)PGA一一對應(yīng)連接的四個(gè)用于傳輸GTH信號(hào)的GTH信號(hào)連接器，每個(gè)GTH信號(hào)連接器與所連接的FPGA之間均通過多對GTH信號(hào)線連接。

可選地，所述四片F(xiàn)PGA的型號(hào)為XCVU440。

第二方面，本發(fā)明提供一種應(yīng)用于如第一方面提供的芯片驗(yàn)證系統(tǒng)的時(shí)鐘電路，所述電路包括：

第一交叉點(diǎn)開關(guān)，被配置為輸入多路時(shí)鐘，輸入的多路時(shí)鐘包括第一外部差分時(shí)鐘、第一本地晶振時(shí)鐘以及每片F(xiàn)PGA內(nèi)部反饋時(shí)鐘，輸出多路時(shí)鐘，輸出的多路時(shí)鐘中的每一路時(shí)鐘為輸入的多路時(shí)鐘的任意一路；

第一PLL鎖相環(huán)，被配置為輸入所述第一交叉點(diǎn)開關(guān)輸出的一路時(shí)鐘和第一外部單端時(shí)鐘，對輸入的時(shí)鐘進(jìn)行倍頻，輸出多路倍頻后的時(shí)鐘；

第二PLL鎖相環(huán)，被配置為輸入所述第一交叉點(diǎn)開關(guān)輸出的一路時(shí)鐘和第二外部單端時(shí)鐘，對輸入的時(shí)鐘進(jìn)行倍頻，輸出多路倍頻后的時(shí)鐘；

第二交叉點(diǎn)開關(guān)，被配置為輸入所述第一交叉點(diǎn)開關(guān)輸出的一路時(shí)鐘、第二外部差分時(shí)鐘、每片F(xiàn)PGA內(nèi)部反饋時(shí)鐘以及所述第二PLL鎖相環(huán)輸出的一路倍頻時(shí)鐘，輸出多路時(shí)鐘，輸出的多路時(shí)鐘中的每一路時(shí)鐘為輸入的多路時(shí)鐘的任意一路；

第三交叉點(diǎn)開關(guān)，被配置為輸入第二本地晶振時(shí)鐘、第三外部差分時(shí)鐘、每片F(xiàn)PGA內(nèi)部反饋時(shí)鐘以及所述第二PLL鎖相環(huán)輸出的一路倍頻時(shí)鐘，輸出多路時(shí)鐘，輸出的多路時(shí)鐘中的每一路時(shí)鐘為輸入的多路時(shí)鐘的任意一路；

第四交叉點(diǎn)開關(guān)，被配置為輸入第三本地晶振時(shí)鐘、第四外部差分時(shí)鐘、每片F(xiàn)PGA內(nèi)部反饋時(shí)鐘以及所述第一PLL鎖相環(huán)輸出的一路倍頻時(shí)鐘，輸出多路時(shí)鐘，輸出的多路時(shí)鐘中的每一路時(shí)鐘為輸入的多路時(shí)鐘的任意一路；