[發明專利]一種基于時間戳的多通道采樣同步方法

有效

• 申請號: 202110725742.0
• 申請日: 2021-06-29
• 公開（公告）號: CN113533815B
• 公開（公告）日: 2022-06-14
• 發明（設計）人: 黃武煌;袁春友;蔣臻;楊擴軍;張沁川;邱渡裕;葉芃;田書林;譚峰
• 申請（專利權）人: 電子科技大學
• 主分類號: G01R13/02
• 分類號: G01R13/02;G06F1/12;G06F13/42;G06F15/78
• 代理公司: 四川鼎韜律師事務所 51332
• 代理人: 溫利平

1.一種基于時間戳的多通道采樣同步方法，其特征在于，包括以下步驟：

(1)、多ADC數據同步；

(1.1)、利用晶振產生低頻的源時鐘信號并發送給雙鎖相環的時鐘管理器；

(1.2)、FPGA通過SPI通訊協議對時鐘管理器進行寄存器初始化配置；初始化配置完成后，時鐘管理器對低頻的源時鐘信號進行兩級鎖定和放大，再通過內部的時鐘分配網絡產生多路采樣時鐘SCLK和多路參考時鐘REFCLK，其中，SCLK和REFCLK的數量與系統使用的ADC數量對應，SCLK發送給每片ADC，REFCLK發送給FPGA；

(1.3)每片ADC在SCLK的驅動下對輸入的模擬信號進行采樣，將模擬信號轉換為M個bit的采樣點數據；隨后，通過ADC內部的串行通道映射單元為M個bit的采樣點數據添加W個bit的冗余控制位，形成M+W個bit的串行通道數據，默認情況下冗余控制位的值為0；

(1.4)、FPGA分三次發送同步脈沖至時鐘管理器，分別完成時鐘同步、數據傳輸鏈路建立和時間戳標記；

FPFA第一次發送的同步脈沖至時鐘管理器后，時鐘管理器內的時鐘分配網絡進行復位操作，使多路采樣時鐘SCLK的相位對齊，多路參考時鐘REFCLK的相位對齊；隨后，FPGA向時鐘管理器發送SPI命令，一方面屏蔽時鐘分配網絡對同步脈沖的響應，另一方面打開脈沖分配網絡對同步脈沖的響應；同時，FPGA還向ADC發送SPI命令，對ADC的默認寄存器數據進行改寫，禁用ADC中默認的多幀時鐘對齊功能，打開時間戳功能；

FPFA第二次發送的同步脈沖至時鐘管理器后，時鐘管理器內的脈沖分配網絡進行復位操作，產生系統的參考脈沖SYSREF，并分別反饋給FPGA和所有ADC；當FPGA內部的千兆收發器模塊接收到參考脈沖SYSREF后，置高由FPGA發送到每個ADC的SYNCB信號，當ADC接收到被置高的SYNCB信號后，開始向FPGA傳輸串行通道數據流；

FPFA第三次發送的同步脈沖至時鐘管理器后，時鐘管理器內的脈沖分配網絡再次進行復位操作，第二次產生系統的參考脈沖SYSREF，并分別反饋給FPGA和所有ADC；當ADC接收到參考脈沖SYSREF后，標記參考脈沖SYSREF上升沿時刻之后的第一個采樣點數據，并將其所對應的串行通道數據的冗余控制位中的某一位置1，其余位保持為0，從而完成時間戳標記；

(1.5)、FPGA使用千兆收發器接收多片ADC發送的串行通道數據流，通過高速串行技術對每個通道的串行通道數據流進行解串、降速和升位寬，轉換為K路并行數據，并通過時鐘恢復技術提取出并行數據流的數據時鐘DCLK；

(1.6)、對每通道的K路并行數據進行調序：檢測時間戳標記出現在并行數據的位置，記為L，1≤L≤K；將原并行數據的第1至L-1路延遲兩個DCLK周期，原并行數據的第L路至第K路延遲一個DCLK周期，形成延遲后的并行數據；最后將延遲后的并行數據按第L路至第K路、第1路至第L-1路的順序重新依次排列，形成調序后的并行數據；

(1.7)、使用多片FIFO分別為每通道調序后的并行數據增加動態延遲，當某一通道調序后的并行數據被檢測出含有時間戳標記位“1”時，則開啟對應通道的FIFO的寫使能；當所有通道調序后的并行數據均被檢測出含有時間戳標記位“1”后，則開啟所有通道的FIFO的讀使能，且保持寫使能開啟，讀寫保持平衡，各通道并行數據被動態地增加延遲，形成最終的用戶數據流；

(2)、多通道采樣同步；

(2.1)、調節ADC時序；

通過SPI通訊協議回讀ADC內部寄存器數據，監測ADC的SYSREF建立/保持時間窗口寄存器，若寄存器回讀值為1，表示時序違例，即SYSREF的有效沿出現在SCLK有效沿的窗口內，SYSREF不滿足SCLK的時序條件，此時應逐步增加對應的發送至ADC的SYSREF延遲值，直至再次初始化后不顯示時序違例，即回讀值為0；

(2.2)、對通道間延遲進行測量；

(2.2.1)、選取一個通道作為基準通道，其余的通道作為待測通道；

(2.2.2)、信號源輸出已知頻率的正弦信號，再通過功率分配器和等長傳輸線將正弦信號輸入至基準通道和待測通道；

(2.2.3)、使用FPGA調試工具ILA收集基準通道和待測通道在同一時間段內采集到的用戶數據；

(2.2.4)、計算采集到的用戶數據的相位差，記為θ；

(2.2.5)、計算待測通道相對于基準通道的通道間延遲Δt；

其中，f為輸入的正弦信號的頻率；

(2.3)、對通道間延遲進行校正；

按步進逐步增加待測通道的SCLK延遲與SYSREF延遲，使得增加的延遲量盡可能接近通道間延遲值Δt，直至增加的延遲量與測得的通道間延遲值之差的絕對值小于時鐘管理器延遲的可調節最小步進；

(2.4)、重復上述步驟(2.1)～步驟(2.3)，直至完成所有通道的通道間延遲校正。