[發明專利]一種基于時間戳的多通道采樣同步方法

有效

• 申請號: 202110725742.0
• 申請日: 2021-06-29
• 公開（公告）號: CN113533815B
• 公開（公告）日: 2022-06-14
• 發明（設計）人: 黃武煌;袁春友;蔣臻;楊擴軍;張沁川;邱渡裕;葉芃;田書林;譚峰
• 申請（專利權）人: 電子科技大學
• 主分類號: G01R13/02
• 分類號: G01R13/02;G06F1/12;G06F13/42;G06F15/78
• 代理公司: 四川鼎韜律師事務所 51332
• 代理人: 溫利平

本發明公開了一種基于時間戳的多通道采樣同步方法，先進行多ADC數據同步，再進行多通道采樣同步；在多ADC數據同步時，通過FPGA分三次發送同步脈沖至時鐘管理器，分別完成時鐘同步、數據傳輸鏈路建立和時間戳標記，然后FPGA使用千兆收發器接收多片ADC發送的串行通道數據流轉換為并行數據，然后對每通道的并行數據進行調序以及增加動態延遲，最終形成最終的用戶數據流；多通道采樣同步時，先調節ADC時序，然后測量通道間延遲并校正。

技術領域

本發明屬于數字示波器技術領域，更為具體地講，涉及一種基于時間戳的多通道采樣同步方法。

背景技術

隨著科研水平的不斷提升，人們對高采樣率示波器的需求不斷增高。在核能譜測量中，對γ射線脈沖的識別要求采樣率至少大于15MSPS，觀測供電傳輸線上的浪涌電流時，浪涌的持續時間只有幾百納秒，高能加速器的微脈沖信號的時間精度在幾百皮秒，在眾多的科研場景下，只有足夠高速的數據采集系統才能將信號完整地記錄下來。因此，高性能示波器或數據采集系統逐漸開始使用新型GSPSADC(模數轉換器)，這類ADC最大特點是由原先的并行LVDS接口進化為串行JESD204B接口。JESD204B接口相比與并行LVDS接口具有多種好處：吞吐量更大、傳輸線更少、器件封裝更小等。然而在使用多片ADC構建高速數據采集系統時，多ADC的數據同步也成為一大難題。

現有的解決方案是利用JESD204B協議的確定性延遲特性實現多片同步。JESD204B協議為源源不斷的數據流劃分了兩個邊界：幀、多幀，其中多幀時鐘的邊界由LMFC(本地多幀時鐘)確定。初始化時，發送器所有通道發送ILAS(初始通道對齊序列)，接收器所有通道接收ILAS，而每一個通道都包含一個彈性緩沖器，只要接收器所有通道在同一個多幀邊界內接收

ILAS再同時釋放彈性緩沖器就能實現通道數據對齊。但是在實際系統中，各通道的ILAS往往跨越一個多幀時鐘邊界，為此需要調節DTXLFMC(SYSREF有效沿到接收端LMFC的延遲)和DRXLMFC(SYSREF有效沿到發送端LMFC的延遲)使得各通道ILAS在同一個LMFC到達。

上述方法存在的問題有三點：1、調節DTXLMFC和DRXLMFC需要得到最大走線延遲、最小走線延遲、發送端輸出延遲和接收端輸入延遲，這些數據在一般條件下很難得到。2、對于諸如雷達系統的應用，需要使用成千上百轉換器，計算難度直線上升。3、對于需要調整時鐘相位的應用，調整時鐘相位會破壞SYSREF信號與器件時鐘的時序關系，確定性延遲可能會出現不確定性。4、只能對齊JESD204B數據傳輸鏈路，不能對模擬通道進行對齊和消除采樣時鐘偏斜帶來的不同步。

發明內容

本發明的目的在于克服現有技術的不足，提供一種基于時間戳的多通道采樣同步方法，在沒有額外的硬件開銷下，不僅能夠對齊多條JESD204B高速串行數據鏈路，還能夠減小由采樣時鐘偏斜和模擬通道不一致等原因產生的通道間延遲。

為實現上述發明目的，本發明一種基于時間戳的多通道采樣同步方法，其特征在于，包括以下步驟：

(1)、多ADC數據同步；

(1.1)、利用晶振產生低頻的源時鐘信號并發送給雙鎖相環的時鐘管理器；

(1.2)、FPGA通過SPI通訊協議對時鐘管理器進行寄存器初始化配置；初始化配置完成后，時鐘管理器對低頻的源時鐘信號進行兩級鎖定和放大，再通過內部的時鐘分配網絡產生多路采樣時鐘SCLK和多路參考時鐘REFCLK，其中，SCLK和REFCLK的數量與系統使用的ADC數量對應，SCLK發送給每片ADC，REFCLK發送給FPGA；

(1.3)每片ADC在SCLK的驅動下對輸入的模擬信號進行采樣，將模擬信號轉換為M個bit的采樣點數據；隨后，通過ADC內部的串行通道映射單元為M個bit的采樣點數據添加W個bit的冗余控制位，形成M+W個bit的串行通道數據，默認情況下冗余控制位的值為0；