[發(fā)明專利]靈活總線協(xié)議協(xié)商和啟用序列

在審

• 申請?zhí)枺?/td>: 202110724700.5
• 申請日: 2019-04-04
• 公開（公告）號: CN113434446A
• 公開（公告）日: 2021-09-24
• 發(fā)明（設計）人: D·達斯夏爾馬;M·C·耶恩;P·J·巴拉德瓦杰;B·A·坦南特;M·韋格
• 申請（專利權）人: 英特爾公司
• 主分類號: G06F13/40
• 分類號: G06F13/40;G06F13/20;G06F13/42
• 代理公司: 永新專利商標代理有限公司 72002
• 代理人: 劉瑜

1.一種裝置，包括：

主機設備，其包括：

處理器核心；以及

根復合體，其用于：

向端點設備發(fā)送修改后的訓練序列1(TS1)有序集的第一流，所述修改后的TS1有序集的第一流中的每個修改后的TS1有序集包括用于通告低延遲能力的比特；

從所述端點設備接收修改后的TS1有序集的第二流，所述修改后的TS1有序集的第二流中的每個修改后的TS1有序集包括被置位以指示所述端點設備的低延遲能力的比特；以及

向所述端點設備發(fā)送修改后的訓練序列2(TS2)有序集的流，所述修改后的TS2有序集的流中的每個修改后的TS2有序集包括被置位以指示在鏈路上使用低延遲能力的比特。

2.根據權利要求1所述的裝置，其中，所述低延遲能力用于繞過同步報頭插入。

3.根據權利要求1或2所述的裝置，其中，所述根復合體在鏈路訓練期間發(fā)送所述修改后的TS1有序集的第一流以通告靈活總線能力。

4.根據權利要求1-3中任一項所述的裝置，其中，所述根復合體發(fā)送所述修改后的TS2有序集的流以向所述端點設備指示使用加速器鏈路協(xié)議而不是基于快速外圍組件互連(PCIe)協(xié)議的協(xié)議。

5.根據權利要求1-4中任一項所述的裝置，其中，所述加速器鏈路協(xié)議是根據基于偏差的一致性模型的。

6.根據權利要求1-3中任一項所述的裝置，其中，修改后的TS2有序集的第一流中的每個修改后的TS2有序集包括被置位的靈活總線能力比特，并且修改后的TS2有序集的第二流包括對被置位的所述靈活總線能力比特的確認。

7.根據權利要求6所述的裝置，其中，對被置位的所述靈活總線能力比特的所述確認包括所述修改后的TS2有序集的第二流中的每個修改后的TS2有序集中的與所述修改后的TS2有序集的第一流中的每個修改后的TS2有序集中相同的靈活總線能力比特被置位。

8.根據權利要求1-7中任一項所述的裝置，其中，所述根復合體包括用于根據加速器鏈路協(xié)議或基于快速外圍組件互連(PCIe)協(xié)議的互連協(xié)議之一進行操作的靈活總線邏輯PHY。

9.根據權利要求1-8中任一項所述的裝置，其中，所述根復合體包括用于根據快速外圍組件互連(PCIe)協(xié)議進行操作的物理層電子電路。

10.根據權利要求1-9中任一項所述的裝置，其中，所述根復合體用于對符號12-14中的比特進行編碼，使所述比特用于在所述修改后的TS1有序集的第一流中通告低延遲能力。

11.一種系統(tǒng)，包括：

端點設備；以及

通過鏈路耦合到所述端點設備的主機設備，所述主機設備包括：

處理器，以及

根復合體；

所述根復合體用于向所述端點設備發(fā)送針對所述端點設備的修改后的訓練序列1(TS1)有序集的第一流，以與所述端點設備執(zhí)行靈活總線協(xié)商，所述修改后的TS1有序集的第一流中的每個修改后的TS1有序集包括用于通告低延遲能力的比特；

所述端點設備用于向所述根復合體發(fā)送修改后的TS1有序集的第二流，所述修改后的TS1有序集的第二流中的每個修改后的TS1有序集包括被置位以指示所述端點設備的低延遲能力的比特；并且

所述根復合體用于向所述端點設備發(fā)送修改后的訓練序列2(TS2)有序集的流，所述修改后的TS2有序集的流中的每個修改后的TS2有序集包括被置位以向所述端點設備指示在所述鏈路上使用所述低延遲能力的比特。

12.根據權利要求11所述的系統(tǒng)，其中，所述低延遲能力是對同步報頭插入的繞過。

13.根據權利要求11或12所述的系統(tǒng)，其中，所述根復合體在鏈路訓練期間發(fā)送所述修改后的TS1有序集的第一流以通告靈活總線能力。