[發明專利]基于靜態配置數字電路的浮點數乘累加控制方法及系統

有效

• 申請號: 202110707511.7
• 申請日: 2021-06-24
• 公開（公告）號: CN113434113B
• 公開（公告）日: 2022-03-11
• 發明（設計）人: 馬向華;邊立劍;王文好
• 申請（專利權）人: 上海安路信息科技股份有限公司
• 主分類號: G06F7/485
• 分類號: G06F7/485;G06F7/487
• 代理公司: 上海恒銳佳知識產權代理事務所(普通合伙) 31286
• 代理人: 黃海霞

本發明提供了一種基于靜態配置數字電路的浮點數乘累加控制方法，應用于乘累加器，所述乘累加器包括浮點數加法器，包括計算臨時寄存器的所有輸入周期和所有輸出周期，若所述乘累加器的最后一次加運算的運行周期與任意所述輸入周期相同，將所述浮點數加法器在最后一次加運算的運行周期輸出的數據作為寄存數據寄存到所述臨時寄存器中，若所述乘累加器的最后一次加運算的運行周期與任意所述輸出周期相同，將所述臨時寄存器中對應周期存儲的數據作為所述浮點數加法器的第一輸入值，將所述浮點數加法器在最后一次加運算的運行周期輸出的數據作為所述浮點數加法器的第二輸入值，極大的節約了硬件資源的使用。本發明還提供了一種浮點數乘累加控制系統。

技術領域

本發明涉及浮點數乘累加器技術領域，尤其涉及一種基于靜態配置數字電路的浮點數乘累加控制方法及系統。

背景技術

目前在設計浮點數的乘累加功能時，大部分設計傾向于將浮點數乘法器和浮點數累加器分解、重組實現，形成獨立的完整乘累加模塊，其帶來的好處是減少乘法器的規格化還原過程和浮點數加法器的浮點數規格化分解和還原過程，但缺需要使用大量的硬件資源構建獨立的浮點數乘累加功能。

公開號為CN108694038A的中國專利公開了一種專用處理塊中的混合精度浮點運算電路，公開了混合精度的浮點數的乘法器、浮點數加法器實現過程以及通過級聯的模式進行向量計算的方法的技術方案，但使用了大量的硬件資源構。

公開號為CN111767025A的中國專利公開了一種包括乘累加器的芯片、終端及浮點運算的控制方法，通過對浮點數的乘法器和浮點數加法器進行拆分和重組，形成一個新的乘累加模塊，實現了乘累加功能，但使用了大量的硬件資源構。

因此，有必要提供一種新型的基于靜態配置數字電路的浮點數乘累加控制方法及系統以解決現有技術中存在的上述問題。

發明內容

本發明的目的在于提供一種基于靜態配置數字電路的浮點數乘累加控制方法及系統，節約了硬件資源的使用。

為實現上述目的，本發明的所述基于靜態配置數字電路的浮點數乘累加控制方法，應用于乘累加器，所述乘累加器包括浮點數加法器，包括以下步驟：

獲取所述浮點數加法器的延遲，根據所述浮點數加法器的延遲以及預設的乘累加循環的有效數據間隔計算臨時寄存器的所有輸入周期和所有輸出周期；

判斷所述乘累加器是否進入最后一次加運算狀態，若判斷所述乘累加器進入最后一次加運算狀態，則開始進行所述乘累加器的最后一次加運算的周期計數，以得到所述乘累加器的最后一次加運算的運行周期，若判斷所述乘累加器沒有進入最后一次加運算狀態，則將所述乘法器的輸出值作為所述浮點數加法器的第一輸入值，將所述浮點數加法器的輸出值作為所述浮點數加法器的第二輸入值；

得到所述乘累加器的最后一次加運算的運行周期后，判斷所述乘累加器的最后一次加運算的運行周期是否與任意所述輸入周期相同，若所述乘累加器的最后一次加運算的運行周期與任意所述輸入周期相同，則將所述浮點數加法器在最后一次加運算的運行周期輸出的數據作為寄存數據寄存到所述臨時寄存器中；

得到所述乘累加器的最后一次加運算的運行周期后，判斷所述乘累加器的最后一次加運算的運行周期是否與任意所述輸出周期相同，若所述乘累加器的最后一次加運算的運行周期與任意所述輸出周期相同，則將所述臨時寄存器中對應周期存儲的數據作為所述浮點數加法器的第一輸入值，將所述浮點數加法器在最后一次加運算的運行周期輸出的數據作為所述浮點數加法器的第二輸入值，若所述乘累加器的最后一次加運算的運行周期與所有所述輸出周期不相同，則將數值0作為所述浮點數加法器的第一輸入值和第二輸入值。