[發明專利]快閃記憶體單元及其制造方法與其陣列

在審

• 申請號: 202110703759.6
• 申請日: 2021-06-24
• 公開（公告）號: CN114695366A
• 公開（公告）日: 2022-07-01
• 發明（設計）人: 林玉珠;任啟中;劉怡伶;江文智;廖耕潁;董懷仁
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L27/11519
• 分類號: H01L27/11519;H01L27/11521;H01L27/11565;H01L27/11568
• 代理公司: 北京律誠同業知識產權代理有限公司 11006
• 代理人: 徐金國

揭示一種快閃記憶體元件及其制造方法與其陣列?？扉W記憶體元件位于基材上，包含浮動柵極電極、位于基材與浮動柵極電極之間的穿隧介電層、長度較小的控制柵極電極、以及位于浮動柵極電極與長度較小的控制柵極之間的控制柵極介電層。長度較小的控制柵極的主軸的長度小于浮動柵極電極的主軸的長度。

技術領域

本揭露的實施方式是關于一種快閃記憶體單元、快閃記憶體單元陣列、以及快閃記憶體單元的制造方法。

背景技術

為了寫入快閃記憶體，可施加電壓于控制柵極，造成電荷累積在浮動柵極中。在浮動柵極中的電荷累積可能導致感應的各種電容。舉例而言，感應電容可能形成于控制柵極與浮動柵極之間(C_ONO)、漏極與浮動柵極之間(C_D)、源極與浮動柵極之間(C_S)、以及如在通道中測得的浮動柵極與塊體半導體之間(C_B)?？扉W記憶體單元的耦合率可定義為控制柵極與浮動柵極之間的電容C_ONO與電容的總合(C_ONO+C_D+C_S+C_B)的比率。相較于具有較低耦合率的快閃記憶體單元，具有較高耦合率的快閃記憶體單元可達成較快的寫入時間。

發明內容

一實施方式例示位于半導體基材上的快閃記憶體單元，其包含浮動柵極電極、穿隧介電層位于半導體基材與浮動柵極電極之間、長度較小的控制柵極電極、以及控制柵極介電層位于浮動柵極電極與長度較小的控制柵極電極之間。長度較小的控制柵極電極沿長度較小的控制柵極電極的主軸的長度小于浮動柵極電極沿浮動柵極電極的主軸的長度。

一實施方式例示快閃記憶體單元陣列，其包含浮動柵極電極與長度的較小控制柵極電極的二維陣列，此二維陣列位于具有第一導電類型的摻雜的半導體基材之上。長度較小的控制柵極電極位于浮動柵極電極之上，且具有沿長度較小的控制柵極電極的主軸的長度，此長度比浮動柵極電極沿浮動柵極電極的主軸的長度小。此快閃記憶體單元陣列亦包含深主動區的二維陣列，其形成于半導體基材中。深主動區可具有第二導電類型的摻雜。而且，深主動區可從浮動柵極電極的二維陣列沿第一水平方向側向偏移。每個浮動柵極電極位于深主動區的二維陣列中的深主動區的相鄰對之間。

一實施方式例示快閃記憶體單元的制造方法，包含沉積連續穿隧介電層于半導體基材之上；沉積連續浮動柵極層于連續穿隧介電層之上；沉積連續控制柵極介電層于連續浮動柵極層之上；沉積連續控制柵極層于連續控制柵極介電層之上；圖案化連續穿隧介電層、連續浮動柵極層、連續控制柵極介電層、以及連續控制柵極層，以形成圖案化穿隧介電層、浮動柵極電極、圖案化控制柵極介電層、以及控制柵極電極；以及進一步圖案化控制柵極電極，以形成長度較小的控制柵極電極，長度較小的控制柵極電極具有沿長度較小的控制柵極電極的主軸的長度，此長度小于浮動柵極電極沿浮動柵極電極的主軸的長度。

附圖說明

下列詳細的描述配合附圖閱讀可使本揭露的各方面獲得最佳的理解。需注意的是，依照業界的標準實務，許多特征并未按比例繪示。事實上，可任意增加或減少各特征的尺寸以使討論清楚。

圖1是依照一些實施方式的半導體元件的制造方法中的垂直剖面圖，其是繪示形成連續穿隧介電層、連續浮動柵極層、連續控制柵極介電層、連續控制柵極層、以及光阻層于基材上的步驟；

圖2是依照一些實施方式的半導體元件的制造方法中的垂直剖面圖，其是繪示圖案化光阻層的步驟；

圖3是繪示圖案化連續穿隧介電層、連續浮動柵極層、連續控制柵極介電層、以及連續控制柵極層與經圖案化光阻層的步驟的垂直剖面圖；

圖4是依照一些實施方式的半導體元件的制造方法中的垂直剖面圖，其是繪示將離子植入基材，以在基材中形成主動延伸區的步驟；

圖5是依照一些實施方式的半導體元件的制造方法中的垂直剖面圖，其是繪示沉積光阻的步驟；