[發明專利]快閃記憶體單元及其制造方法與其陣列

在審

• 申請號: 202110703759.6
• 申請日: 2021-06-24
• 公開（公告）號: CN114695366A
• 公開（公告）日: 2022-07-01
• 發明（設計）人: 林玉珠;任啟中;劉怡伶;江文智;廖耕潁;董懷仁
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L27/11519
• 分類號: H01L27/11519;H01L27/11521;H01L27/11565;H01L27/11568
• 代理公司: 北京律誠同業知識產權代理有限公司 11006
• 代理人: 徐金國

1.一種快閃記憶體單元，位于一基材上，其特征在于，該快閃記憶體單元包含：

一浮動柵極電極；

一穿隧介電層，位于該基材與該浮動柵極電極之間；

一長度較小的控制柵極電極；以及

一控制柵極介電層，位于該浮動柵極電極與該長度較小的控制柵極電極之間，

其中該長度較小的控制柵極電極沿該長度較小的控制柵極電極的一主軸的一長度小于該浮動柵極電極沿該浮動柵極電極的一主軸的長度。

2.根據權利要求1所述的快閃記憶體單元，其特征在于，該快閃記憶體單元還包含：

一第一電性接觸，電性連接該基材中的一源極區或一漏極區的一者；

一第二電性接觸，電性連接該源極區或該漏極區的另一者；

一第三電性接觸，電性連接該長度較小的控制柵極電極；以及

一第四電性接觸，電性連接該控制柵極介電層。

3.根據權利要求2所述的快閃記憶體單元，其特征在于，該快閃記憶體單元還包含一第五電性接觸電性連接該控制柵極介電層。

4.根據權利要求3所述的快閃記憶體單元，其特征在于，配置該快閃記憶體單元，如此透過施加一電壓于該第四電性接觸來對該快閃記憶體單元進行編碼與抹除，且透過施加一電壓于該第五電性接觸來對該快閃記憶體單元進行讀取。

5.根據權利要求1所述的快閃記憶體單元，其特征在于，該控制柵極介電層包含一第一氧化物層、一第二氧化物層、以及一氮化物層位于該第一氧化物層與該第二氧化物層之間。

6.根據權利要求5所述的快閃記憶體單元，其特征在于，該第二氧化物層的一厚度比該第一氧化物層的一厚度大5％至10％。

7.一種快閃記憶體單元陣列，其特征在于，該快閃記憶體單元陣列包含：

多個浮動柵極電極與多個長度較小的控制柵極電極的一二維陣列，位于一半導體基材之上，該半導體基材具有一第一導電類型的一摻雜，其中所述多個長度較小的控制柵極電極位于所述多個浮動柵極電極之上，且其中所述多個長度較小的控制柵極電極沿所述多個長度較小的控制柵極電極的一主軸的一長度小于所述多個浮動柵極電極沿所述多個浮動柵極電極的一主軸的一長度；以及

多個深主動區的一二維陣列，形成于該半導體基材中，并具有一第二導電類型的一摻雜，且從所述多個浮動柵極電極的一二維陣列沿一第一水平方向側向偏移，其中每一所述浮動柵極電極位于所述多個深主動區的該二維陣列中的所述多個深主動區的一相鄰對之間。

8.一種快閃記憶體單元的制造方法，其特征在于，該方法包含：

沉積一連續穿隧介電層于一基材之上；

沉積一連續浮動柵極層于該連續穿隧介電層之上；

沉積一連續控制柵極介電層于該連續浮動柵極層之上；

沉積一連續控制柵極層于該連續控制柵極介電層之上；

圖案化該連續穿隧介電層、該連續浮動柵極層、該連續控制柵極介電層、以及該連續控制柵極層，以形成一圖案化穿隧介電層、一浮動柵極電極、一圖案化控制柵極介電層、以及一控制柵極電極；以及

進一步圖案化該控制柵極電極，以形成一長度較小的控制柵極電極，如此該長度較小的控制柵極電極具有沿該長度較小的控制柵極電極的一主軸的一長度，該長度小于該浮動柵極電極沿該浮動柵極電極的一主軸的一長度。

9.根據權利要求8所述的方法，其特征在于，該方法還包含形成多個主動延伸區于該基材中，所述多個主動延伸區從該圖案化穿隧介電層的多個側壁側向延伸。

10.根據權利要求9所述的方法，其特征在于，該方法還包含沉積與圖案化一連續側壁間隙壁，以形成：

一第一側壁間隙壁，位于該圖案化穿隧介電層、該浮動柵極電極、以及該圖案化控制柵極介電層的多個側壁之上；

一第二側壁間隙壁，位于該長度較小的控制柵極電極的多個側壁之上；以及

一第三側壁間隙壁，位于該圖案化穿隧介電層、該浮動柵極電極、該圖案化控制柵極介電層、以及該長度較小的控制柵極電極的多個側壁之上。