[發(fā)明專利]串并轉(zhuǎn)換對齊電路及方法

在審

• 申請?zhí)枺?/td>: 202110703657.4
• 申請日: 2021-06-24
• 公開（公告）號: CN113364468A
• 公開（公告）日: 2021-09-07
• 發(fā)明（設(shè)計）人: 周航;吳召雷;范方平;王永輝
• 申請（專利權(quán)）人: 成都納能微電子有限公司
• 主分類號: H03M9/00
• 分類號: H03M9/00
• 代理公司: 成都百川興盛知識產(chǎn)權(quán)代理有限公司 51297
• 代理人: 王云春;夏曉明

1.一種串并轉(zhuǎn)換對齊電路，其特征在于，包括：

串并轉(zhuǎn)換模塊，其用于響應(yīng)于第一時鐘信號將串行數(shù)據(jù)接收，響應(yīng)于第二時鐘信號將所接收的串行數(shù)據(jù)轉(zhuǎn)換成并行數(shù)據(jù)，其中，所轉(zhuǎn)換成的并行數(shù)據(jù)的位數(shù)為N 位，N為正整數(shù)；

邏輯判斷模塊，其用于當所轉(zhuǎn)換成的并行數(shù)據(jù)的所有位數(shù)中至少一位的電平與對齊碼型的對應(yīng)位數(shù)的電平不相同時生成對齊指示信號，其中，對齊碼型是指用于與并行數(shù)據(jù)對齊的特征碼型；

時鐘生成模塊，其用于收到對齊指示信號時將所述第一時鐘信號進行N+1分頻生成所述第二時鐘信號。

2.根據(jù)權(quán)利要求1所述串并轉(zhuǎn)換對齊電路，其特征在于，所述邏輯判斷模塊還用于當所轉(zhuǎn)換成的并行數(shù)據(jù)的所有位數(shù)的電平與對齊碼型的對應(yīng)位數(shù)的電平相同時生成對齊完成指示信號；時鐘生成模塊還用于收到對齊完成指示信號時將所述第一時鐘信號進行N分頻生成所述第二時鐘信號。

3.根據(jù)權(quán)利要求2所述串并轉(zhuǎn)換對齊電路，其特征在于，所述時鐘生成模塊包括：

第一分頻電路，其用于收到對齊指示信號時將所述第一時鐘信號進行N+1分頻生成第三時鐘信號；

第二分頻電路，其用于收到對齊完成指示信號時將所述第一時鐘信號進行N分頻生成第四時鐘信號；

選擇器，其用于接收第三時鐘信號、第四時鐘信號，其用于收到對齊完成指示信號時輸出第四時鐘信號作為所述第二時鐘信號，否則，輸出第三時鐘信號作為所述第二時鐘信號。

4.一種串并轉(zhuǎn)換對齊方法，其特征在于，包括以下步驟：

響應(yīng)于第一時鐘信號將串行數(shù)據(jù)接收，響應(yīng)于第二時鐘信號將所接收的串行數(shù)據(jù)轉(zhuǎn)換成并行數(shù)據(jù)，其中，所轉(zhuǎn)換成的并行數(shù)據(jù)的位數(shù)為N 位，N為正整數(shù)；

當所轉(zhuǎn)換成的并行數(shù)據(jù)的所有位數(shù)中至少一位的電平與對齊碼型的對應(yīng)位數(shù)的電平不相同時生成對齊指示信號，其中，對齊碼型是指用于與并行數(shù)據(jù)對齊的特征碼型；

收到對齊指示信號時將所述第一時鐘信號進行N+1分頻生成所述第二時鐘信號。

5.根據(jù)權(quán)利要求4所述串并轉(zhuǎn)換對齊方法，其特征在于，當所轉(zhuǎn)換成的并行數(shù)據(jù)的所有位數(shù)的電平與對齊碼型的對應(yīng)位數(shù)的電平相同時生成對齊完成指示信號；收到對齊完成指示信號時將所述第一時鐘信號進行N分頻生成所述第二時鐘信號。