[發明專利]串并轉換對齊電路及方法在審
| 申請號： | 202110703657.4 | 申請日： | 2021-06-24 |
| 公開（公告）號： | CN113364468A | 公開（公告）日： | 2021-09-07 |
| 發明（設計）人： | 周航;吳召雷;范方平;王永輝 | 申請（專利權）人： | 成都納能微電子有限公司 |
| 主分類號： | H03M9/00 | 分類號： | H03M9/00 |
| 代理公司： | 成都百川興盛知識產權代理有限公司 51297 | 代理人： | 王云春;夏曉明 |
| 地址： | 610041 四川省成都市中國(四川)自由貿*** | 國省代碼： | 四川;51 |
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| 摘要： | |||
| 搜索關鍵詞： | 轉換 對齊 電路 方法 | ||
本申請公開一種串并轉換對齊電路及方法，包括：串并轉換模塊，其用于響應于第一時鐘信號將串行數據接收，響應于第二時鐘信號將所接收的串行數據轉換成并行數據，其中，所轉換成的并行數據的位數為N位，N為正整數；邏輯判斷模塊，其用于當所轉換成的并行數據的所有位數中至少一位的電平與對齊碼型的對應位數的電平不相同時生成對齊指示信號，其中，對齊碼型是指用于與并行數據對齊的特征碼型；時鐘生成模塊，其用于收到對齊指示信號時將所述第一時鐘信號進行N+1分頻生成所述第二時鐘信號。它能減小功耗和版圖資源。
技術領域
本申請涉及電子電路，具體涉及串并轉換對齊電路及方法。
背景技術
在通信過程中，接受器通常需要對齊邏輯來判斷從什么bit位置開始，來組成正確的并行數據。而傳統的串行數據轉為并行數據電路，并沒有數據對齊的功能。實現數據對齊的功能還需要額外的增加電路來實現，這樣會增加功耗和版圖的資源。
發明內容
本申請的目的在于：提供一種串并轉換對齊電路及方法。
本申請通過下述技術方案實現：
一種串并轉換對齊電路，包括：
串并轉換模塊，其用于響應于第一時鐘信號將串行數據接收，響應于第二時鐘信號將所接收的串行數據轉換成并行數據，其中，所轉換成的并行數據的位數為N 位，N為正整數；
邏輯判斷模塊，其用于當所轉換成的并行數據的所有位數中至少一位的電平與對齊碼型的對應位數的電平不相同時生成對齊指示信號，其中，對齊碼型是指用于與并行數據對齊的特征碼型；
時鐘生成模塊，其用于收到對齊指示信號時將所述第一時鐘信號進行N+1分頻生成所述第二時鐘信號。
所述邏輯判斷模塊還用于當所轉換成的并行數據的所有位數的電平與對齊碼型的對應位數的電平相同時生成對齊完成指示信號；時鐘生成模塊還用于收到對齊完成指示信號時將所述第一時鐘信號進行N分頻生成所述第二時鐘信號。
所述時鐘生成模塊包括：
第一分頻電路，其用于收到對齊指示信號時將所述第一時鐘信號進行N+1分頻生成第三時鐘信號；
第二分頻電路，其用于收到對齊完成指示信號時將所述第一時鐘信號進行N分頻生成第四時鐘信號；
選擇器，其用于接收第三時鐘信號、第四時鐘信號，其用于收到對齊完成指示信號時輸出第四時鐘信號作為所述第二時鐘信號，否則，輸出第三時鐘信號作為所述第二時鐘信號。
一種串并轉換對齊方法，包括以下步驟：
響應于第一時鐘信號將串行數據接收，響應于第二時鐘信號將所接收的串行數據轉換成并行數據，其中，所轉換成的并行數據的位數為N 位，N為正整數；
當所轉換成的并行數據的所有位數中至少一位的電平與對齊碼型的對應位數的電平不相同時生成對齊指示信號，其中，對齊碼型是指用于與并行數據對齊的特征碼型；
收到對齊指示信號時將所述第一時鐘信號進行N+1分頻生成所述第二時鐘信號。
當所轉換成的并行數據的所有位數的電平與對齊碼型的對應位數的電平相同時生成對齊完成指示信號；收到對齊完成指示信號時將所述第一時鐘信號進行N分頻生成所述第二時鐘信號。
本申請與現有技術相比，具有以下有益技術效果：
本申請將數據對齊功能直接加入到串行數據轉并行數據中，實現在串行數據轉為并行數據的同時完成了數據對齊的功能，能減小功耗和版圖資源。
附圖說明
圖1為本申請電路的結構示意圖。
圖2為本申請N為4時的時序圖。
圖3為本申請N為4時本申請的邏輯判斷模塊的一種結構示意圖。
具體實施方式
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