[發(fā)明專利]集成電路及其形成方法

在審

• 申請?zhí)枺?/td>: 202110701449.0
• 申請日: 2021-06-24
• 公開（公告）號: CN113517278A
• 公開（公告）日: 2021-10-19
• 發(fā)明（設計）人: 程仲良
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L27/088
• 分類號: H01L27/088;H01L27/092;H01L21/8234;H01L21/8238
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;李偉

半導體工藝系統(tǒng)蝕刻位于半導體晶圓上的柵極金屬。半導體工藝系統(tǒng)包括基于機器學習的分析模型。分析模型動態(tài)地選擇用于蝕刻工藝的工藝條件。然后，工藝系統(tǒng)將選擇的工藝條件數(shù)據(jù)用于下一個蝕刻工藝。本申請的實施例提供了集成電路及其形成方法。

技術領域

本發(fā)明涉及半導體制造領域。更具體地，本發(fā)明涉及用于半導體制造的蝕刻工藝。

背景技術

一直存在對于增加包括智能手機、平板電腦、臺式計算機、筆記本電腦以及許多其他類型的電子器件在內的電子器件的計算功率的持續(xù)需求。集成電路提供用于這些電子器件的計算功率。增加集成電路中的計算功率的一種方式是增加半導體襯底的給定區(qū)域可以包括的晶體管和其他集成電路部件的數(shù)量。

為了持續(xù)減小集成電路中部件的尺寸，實施了各個薄膜沉積技術、蝕刻技術和其他處理技術。這些技術可以形成非常小的部件。但是，這些技術在確保適當?shù)匦纬刹考矫嬉裁媾R嚴重的困難。

發(fā)明內容

本申請的實施例提供一種集成電路，包括：層間介電層；第一晶體管，所述第一晶體管包括：第一溝槽，形成在所述層間介電層中；柵極電介質，設置在所述第一溝槽的側壁上以及所述第一溝槽的底部上，柵電極，所述柵電極包括：第一柵極金屬，設置在所述第一溝槽底部處的所述柵極電介質上，以及導電柵極填充材料，設置在所述第一溝槽中的所述第一柵極金屬上方；其中，所述導電柵極填充材料在所述第一溝槽內比所述第一柵極金屬延伸至更高的垂直水平。

本申請的實施例提供一種方法，包括：在與第一晶體管的溝道區(qū)對應的多個第一半導體納米片上方的層間介電層中形成第一溝槽；在所述第一溝槽的底部上沉積柵極電介質；在所述柵極電介質上的所述第一溝槽中沉積所述第一晶體管的第一柵極金屬；以及用導電柵極填充材料填充位于所述第一柵極金屬上方所述第一溝槽，其中，所述導電柵極填充材料在所述第一溝槽內比所述第一柵極金屬延伸至更高的垂直水平。在一些實施例中，還包括：選擇用于所述第一柵極金屬的原子層蝕刻工藝的參數(shù)；以及在用所述導電柵極填充材料填充所述第一溝槽之前，用所述原子層蝕刻工藝圖案化位于所述第一溝槽內的所述第一柵極金屬。在一些實施例中，還包括，用通過機器學習工藝訓練的分析模型來選擇用于所述原子層蝕刻工藝的所述參數(shù)。

本申請的實施例提供一種方法，包括：用機器學習工藝訓練分析模型以選擇用于原子層蝕刻工藝的參數(shù)；在集成電路的層間介電層中的溝槽中沉積晶體管的柵極金屬；用所述分析模型選擇用于蝕刻所述柵極金屬的蝕刻參數(shù)；以及基于所述選擇的蝕刻參數(shù)用所述原子層蝕刻工藝來蝕刻所述柵極金屬。

本申請的實施例提供了具有金屬柵極填充物結構的半導體器件。

附圖說明

圖1A至圖1M是根據(jù)一個實施例的處于各個處理階段的集成電路的截面圖。

圖2A是根據(jù)一個實施例的半導體工藝系統(tǒng)的插圖。

圖2B是示出在原子層蝕刻工藝的循環(huán)期間的流體流動的曲線圖。

圖3A是半導體工藝系統(tǒng)的控制系統(tǒng)的框圖。

圖3B是根據(jù)一個實施例的分析模型的框圖。

圖4是根據(jù)一個實施例的用于訓練控制系統(tǒng)的分析模型的工藝的流程圖。

圖5是根據(jù)一個實施例的用于結合分析模型執(zhí)行薄膜沉積工藝的工藝的流程圖。

具體實施方式

在以下描述中，描述了用于集成電路管芯內的各個層和結構的許多厚度和材料。對于各個實施例，以示例性的方式給出了特定的尺寸和材料。按照本發(fā)明，本領域技術人員將認識到，在不脫離本發(fā)明的范圍的情況下，可以在許多情況下使用其他尺寸和材料。