[發(fā)明專利]集成電路及其形成方法

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• 申請?zhí)枺?/td>: 202110701449.0
• 申請日: 2021-06-24
• 公開（公告）號: CN113517278A
• 公開（公告）日: 2021-10-19
• 發(fā)明（設(shè)計）人: 程仲良
• 申請（專利權(quán)）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L27/088
• 分類號: H01L27/088;H01L27/092;H01L21/8234;H01L21/8238
• 代理公司: 北京德恒律治知識產(chǎn)權(quán)代理有限公司 11409
• 代理人: 章社杲;李偉

1.一種集成電路，包括：

層間介電層；

第一晶體管，所述第一晶體管包括：

第一溝槽，形成在所述層間介電層中；

柵極電介質(zhì)，設(shè)置在所述第一溝槽的側(cè)壁上以及所述第一溝槽的底部上，

柵電極，所述柵電極包括：

第一柵極金屬，設(shè)置在所述第一溝槽底部處的所述柵極電介質(zhì)上，以及

導(dǎo)電柵極填充材料，設(shè)置在所述第一溝槽中的所述第一柵極金屬上方；其中，所述導(dǎo)電柵極填充材料在所述第一溝槽內(nèi)比所述第一柵極金屬延伸至更高的垂直水平。

2.根據(jù)權(quán)利要求1所述的集成電路，其中，所述第一晶體管包括在所述第一溝槽下面的多個半導(dǎo)體納米片，其中，所述半導(dǎo)體納米片是所述第一晶體管的溝道區(qū)。

3.根據(jù)權(quán)利要求2所述的集成電路，其中，所述柵極電介質(zhì)和所述柵電極圍繞所述半導(dǎo)體納米片。

4.根據(jù)權(quán)利要求1所述的集成電路，還包括：

第二晶體管，所述第二晶體管包括：

第二溝槽，形成在所述層間介電層中；

所述柵極電介質(zhì)，設(shè)置在所述第二溝槽的側(cè)壁上和所述第二溝槽的底部上；

柵電極，包括設(shè)置在所述柵極電介質(zhì)上面的所述第二溝槽中的所述導(dǎo)電柵極填充材料，與設(shè)置在所述第一溝槽的底部的所述第一晶體管的所述導(dǎo)電柵極填充材料相比，所述第二晶體管的所述導(dǎo)電柵極填充材料設(shè)置為更靠近所述第二溝槽的底部。

5.根據(jù)權(quán)利要求4所述的集成電路，其中，所述第一晶體管具有比所述第二晶體管更高的閾值電壓。

6.根據(jù)權(quán)利要求4所述的集成電路，還包括：

第三晶體管，所述第三晶體管包括：

第三溝槽，形成在所述層間介電層中；

所述柵極電介質(zhì)，設(shè)置在所述第三溝槽的側(cè)壁上和所述第三溝槽的底部上；

柵電極，包括：

所述第一柵極金屬，設(shè)置在所述第三溝槽的底部處的所述柵極電介質(zhì)上；

第二柵極金屬，設(shè)置在所述第一柵極金屬上；

所述導(dǎo)電柵極填充材料，設(shè)置在所述第三溝槽中的所述第一柵極金屬和所述第二柵極金屬上方，并且在所述第三溝槽中比所述第一柵極金屬和所述第二柵極金屬延伸至更高的垂直水平。

7.根據(jù)權(quán)利要求6所述的集成電路，其中，與設(shè)置在所述第二溝槽的底部的所述第一晶體管的所述導(dǎo)電柵極填充材料相比，所述第三晶體管的所述導(dǎo)電柵極填充材料設(shè)置為更靠近所述第二溝槽的底部。

8.根據(jù)權(quán)利要求7所述的集成電路，其中，所述第三晶體管具有比所述第一晶體管更高的閾值電壓。

9.一種形成集成電路的方法，包括：

在與第一晶體管的溝道區(qū)對應(yīng)的多個第一半導(dǎo)體納米片上方的層間介電層中形成第一溝槽；

在所述第一溝槽的底部上沉積柵極電介質(zhì)；

在所述柵極電介質(zhì)上的所述第一溝槽中沉積所述第一晶體管的第一柵極金屬；以及

用導(dǎo)電柵極填充材料填充位于所述第一柵極金屬上方所述第一溝槽，其中，所述導(dǎo)電柵極填充材料在所述第一溝槽內(nèi)比所述第一柵極金屬延伸至更高的垂直水平。

10.一種形成集成電路的方法，包括：

用機器學(xué)習(xí)工藝訓(xùn)練分析模型以選擇用于原子層蝕刻工藝的參數(shù)；

在集成電路的層間介電層中的溝槽中沉積晶體管的柵極金屬；

用所述分析模型選擇用于蝕刻所述柵極金屬的蝕刻參數(shù)；以及

基于所述選擇的蝕刻參數(shù)用所述原子層蝕刻工藝來蝕刻所述柵極金屬。