[發明專利]半導體結構及其制作方法

在審

• 申請號: 202110697564.5
• 申請日: 2021-06-23
• 公開（公告）號: CN113437066A
• 公開（公告）日: 2021-09-24
• 發明（設計）人: 詹益旺;林剛毅;劉安淇;顏逸飛;童宇誠
• 申請（專利權）人: 福建省晉華集成電路有限公司
• 主分類號: H01L27/108
• 分類號: H01L27/108
• 代理公司: 北京聿宏知識產權代理有限公司 11372
• 代理人: 陳敏;吳昊

本發明公開了一種半導體結構，包括一襯底。一第一接觸結構設置在該襯底上，該第一接觸結構包括一T形剖面形狀，并且包括與該襯底接觸的一第一部分以及位于該第一部分上的一第二部分。兩第一柵極結構設置在該襯底上并且位于該第一接觸結構的兩側，其中該第一接觸結構的一頂面與該兩第一柵極結構的頂面齊平。

技術領域

本發明涉及一種半導體結構及其制作方法。更具體地，本發明涉及一種包括存儲器區域以及外圍區域的動態隨機存取存儲器(DRAM)及其制作方法。

背景技術

動態隨機存取存儲器(DRAM)是一種易失性存儲器。DRAM裝置通常包括一個由存儲器單元陣列組成的存儲器區域，和一個由用于控制存儲器單元的操作及/或修復存儲器區域的異常區塊的外圍電路的組成的外圍區域。外圍區域中的控制電路可以通過穿越存儲器區域的復數條字線(word lines)和復數條位線(bit lines)對存儲器區域中的每個存儲器單元進行尋址，并與每個存儲器單元電連接，以執行數據的讀、寫或擦除。在先進的半導體制造中，通過采用埋入字線或埋入位線的架構，可以大幅縮小DRAM元件的芯片尺寸，通過這種架構，存儲器單元的有源區域可以以密集的間距排列，以獲得更高的單元密度。

DRAM通常包括用于控制存儲器單元的操作及/或修復存儲器區域的異常區塊的外圍電路的外圍區域(peripheral region)。在DRAM的制造過程中，存儲器單元和外圍電路的電路元件是通過相同的制造工藝同時形成的。因此，提供與存儲器單元的制造工藝相容的外圍電路元件非常重要。

發明內容

本發明目的之一在于提供一種半導體結構及其制作方法，其中該半導體結構包括一存儲器區域以及一外圍區域，且該外圍區域包括一共用接觸結構(shared contact)，該共用接觸結構與該存儲器區域的存儲節點接觸(storage node contact)是通過相同制造工藝同時形成。該共用接觸結構可用來同時電連接兩柵極結構及兩者之間的共用源/漏端，例如可應用在外圍電路的熔絲電路(fuse circuit)中，用于修復存儲器區域中的異常區塊。藉此，可便于同步制作外圍電路與存儲器單元，因此具有較簡化的制造工藝。

本發明一實施例提供了一種半導體結構，包括一襯底。一第一接觸結構設置在該襯底上，該第一接觸結構包括一T形剖面形狀，并且包括與該襯底接觸的一第一部分以及位于該第一部分上的一第二部分。兩第一柵極結構設置在該襯底上并且位于該第一接觸結構的兩側，其中該第一接觸結構的一頂面與該兩第一柵極結構的頂面齊平。

本發明另一實施例提供了一種半導體結構，包括一襯底，以及一第一接觸結構設置在該襯底上并且包括一T形剖面形狀。兩第一柵極結構設置在該襯底上并且位于該第一接觸結構的兩側，其中該兩第一柵極結構分別包括一電極部分以及位于該電極部上的一硬掩模部分。一外間隙壁設置在該兩第一柵極結構的相對于該第一接觸結構的外側，其中該第一接觸結構直接接觸該兩第一柵極結構的該電極部分。

本發明又另一實施例供了一種半導體結構的制作方法，步驟包括于一襯底上形成兩第一柵極結構，于該兩第一柵極結構的側壁上形成間隙壁，于該襯底上形成一電介質層覆蓋該兩第一柵極結構和該間隙壁，以及進行一接觸洞蝕刻工藝，蝕刻該電介質層以及部分位于該兩第一柵極結構之間的該間隙壁，而于該兩第一柵極結構之間形成一第一接觸洞暴露出部分該襯底，其中該第一接觸洞包括一T形剖面形狀。

附圖說明

所附圖式提供對于此實施例更深入的了解，并納入此說明書成為其中一部分。這些圖式與描述，用來說明一些實施例的原理。須注意的是所有圖式均為示意圖，以說明和制圖方便為目的，相對尺寸及比例都經過調整。相同的符號在不同的實施例中代表相對應或類似的特征。

圖1為根據本發明一實施例的半導體結構的頂視圖。

圖2至圖9為根據本發明一實施例的半導體結構的制作方法步驟剖面示意圖。

圖10為根據本發明另一實施例的半導體結構的剖面示意圖。