[發明專利]異步時鐘的時序檢查方法、裝置、電子設備、存儲介質

有效

• 申請號: 202110689036.5
• 申請日: 2021-06-22
• 公開（公告）號: CN113297819B
• 公開（公告）日: 2023-07-07
• 發明（設計）人: 王繼東;王慧莉
• 申請（專利權）人: 海光信息技術股份有限公司
• 主分類號: G06F30/3312
• 分類號: G06F30/3312
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 彭久云;羅莎

一種異步時鐘的時序檢查方法、裝置、電子設備、存儲介質。該異步時鐘的時序檢查方法包括：獲取至少一個第一時序器件和至少一個第二時序器件；根據第一時鐘，確定基準邊沿；基于基準邊沿，確定任一個第一時序器件和任一個第二時序器件間的電路延時，以得到至少一個電路延時；利用至少一個電路延時，對異步時鐘的時序進行時序檢查。該時序檢查方法可以通過確定基準邊沿來自動對兩個異步時鐘之間的所有連接信號進行時序檢查，從而不需要基于檢查腳本的點對點檢查，大大減少了異步時鐘的時序檢查的工作量，方法簡單且易于實施，對設計改動、工藝轉換都有很強的適應性。

技術領域

本公開的實施例涉及一種異步時鐘的時序檢查方法、異步時鐘的時序檢查裝置、電子設備、非瞬時性計算機可讀存儲介質。

背景技術

對于集成電路，尤其是大規模集成電路在設計完成后，需要對其功能進行驗證。由于受到大規模集成電路的系統限制，時常需要在多個不同的時鐘頻率系統之間交換數據、在不同的時鐘頻率系統之間通過輸入接口和輸出接口來接收、發送數據或處理異步信號等，也即在集成電路中可能存在多個時鐘域(Clock?Domain)，每個時鐘域為集成電路中由同一個時鐘信號控制的區域。

不同時鐘域對應的時鐘信號稱為異步時鐘。對于集成電路中相連的兩個模塊，例如，每個模塊可以由一些完成特定功能的電路邏輯構成，如果兩個模塊分別由不同的時鐘(也即異步時鐘)驅動，則兩個模塊的時鐘信號稱為異步時鐘信號(AsynchronousInterface)；如果兩個模塊由同一個時鐘驅動，則兩個模塊的時鐘信號稱為同步時鐘信號(Synchronous?Interface)。

發明內容

本公開至少一實施例提供一種異步時鐘的時序檢查方法，應用于集成電路的設計，其中，所述異步時鐘包括第一時鐘和第二時鐘，所述集成電路包括基于所述第一時鐘確定的第一時鐘域和基于所述第二時鐘確定的第二時鐘域，所述方法包括：獲取至少一個第一時序器件和至少一個第二時序器件，其中，所述至少一個第一時序器件位于所述第一時鐘域，所述至少一個第二時序器件位于所述第二時鐘域，每個第一時序器件的數據輸出端與一個或多個第二時序器件的數據輸入端存在電信號傳輸關系；根據所述第一時鐘，確定基準邊沿；基于所述基準邊沿，確定任一個第一時序器件和任一個第二時序器件間的電路延時，以得到至少一個電路延時；利用所述至少一個電路延時，對所述異步時鐘的時序進行時序檢查。

例如，在本公開至少一實施例提供一種異步時鐘的時序檢查方法中，基于所述基準邊沿，確定任一個第一時序器件和任一個第二時序器件間的電路延時，以得到至少一個電路延時，包括：基于所述至少一個第一時序器件和所述至少一個第二時序器件，確定至少一個時序器件對，其中，每個時序器件對包括一個第一時序器件和一個第二時序器件，所述一個第一時序器件的數據輸出端與所述一個第二時序器件的數據輸入端存在電信號傳輸關系；針對每個時序器件對，基于所述基準邊沿，確定每個時序器件對所對應的數據傳輸延時；將所述至少一個時序器件對分別對應的至少一個數據傳輸延時，作為所述至少一個電路延時。

例如，在本公開至少一實施例提供一種異步時鐘的時序檢查方法中，基于所述基準邊沿，確定任一個第一時序器件和任一個第二時序器件間的電路延時，以得到至少一個電路延時，包括：基于所述至少一個第一時序器件和所述至少一個第二時序器件，確定至少一個時序器件對，其中，每個時序器件對包括一個第一時序器件和一個第二時序器件，所述一個第一時序器件的數據輸出端與所述一個第二時序器件的數據輸入端存在電信號傳輸關系；針對每個時序器件對，基于所述基準邊沿，確定每個時序器件對所對應的數據傳輸延時；基于所述基準邊沿，確定每個時序器件對所對應的時鐘延時；將所述數據傳輸延時和所述時鐘延時進行加和處理，以得到所述每個時序器件對所對應的延時和，將所述至少一個時序器件對分別對應的至少一個延時和作為所述至少一個電路延時。