[發明專利]電壓裕度增強型電容耦合存算一體單元、子陣列及裝置

有效

• 申請號: 202110688339.5
• 申請日: 2021-06-22
• 公開（公告）號: CN113255904B
• 公開（公告）日: 2021-09-24
• 發明（設計）人: 喬樹山;史萬武;尚德龍;周玉梅
• 申請（專利權）人: 中科院微電子研究所南京智能技術研究院
• 主分類號: G06N3/063
• 分類號: G06N3/063;G11C11/419
• 代理公司: 北京高沃律師事務所 11569
• 代理人: 韓雪梅

本發明涉及一種電壓裕度增強型電容耦合存算一體單元、子陣列及裝置，單元包括6T存儲單元和計算單元；計算單元包括：晶體管T7、晶體管T8、晶體管T9、晶體管T10、晶體管T11、晶體管T12以及耦合電容C。本發明公開的電壓裕度增強型電容耦合存算一體單元對耦合電容進行充電，相比單端充電方式節省50%的充電時間，加速計算過程；若充電時間相同，則耦合電容兩端的電壓值則為單端充電方式的2倍，這樣在ADC量化過程中讀位線上的電壓量化范圍在理論上將會有2倍的提升。同樣在放電過程中，放電通道也為兩條，放電速度在理論上也是單端放電的兩倍，進一步加速了計算過程。

技術領域

本發明涉及存內計算技術領域，特別是涉及一種電壓裕度增強型電容耦合存算一體單元、子陣列及裝置。

背景技術

深度神經網絡(DNN)規模的空前增長導致了現代機器學習(ML)加速器中大量數據需要從片外存儲器移動到片內處理核心。目前產業界正在探索在存儲器陣列中計算(CIM)設計，以及外圍混合信號電路，以減輕這種存儲器壁瓶頸:包括存儲器延遲和能量開銷。靜態隨機存取存儲器位單元與高性能邏輯晶體管和互連單片集成，可以實現定制的CIM設計。

傳統單比特輸入乘單比特權重的計算方式效率較低，計算吞吐量沒有相對優勢；權重存儲使用DRAM 1T1C結構雖然可節省晶體管數量，但是DRAM自身的漏電需要刷新的特點本身需耗費很大功耗；在使用耦合電容進行充放電過程中，單端充放電時間長，不利于進行快速計算；另外在讀位線上累加的乘累加計算電壓量化范圍小，不利于ADC量化，且存內計算功耗較大。

發明內容

本發明的目的是提供一種電壓裕度增強型電容耦合存算一體單元、子陣列及裝置，以優化計算過程和節省ADC量化時間。

為實現上述目的，本發明提供了一種電壓裕度增強型電容耦合存算一體單元，所述單元包括：

6T-SRAM存儲單元，用于讀、寫和存儲權重值；

計算單元，與所述6T-SRAM存儲單元連接，用于將輸入數據與權重值進行乘法操作；

所述6T-SRAM存儲單元的字線端與字線連接，所述6T-SRAM存儲單元的位線端與位線連接，所述6T-SRAM存儲單元的反位線端與反位線連接；

所述計算單元的輸入線端與輸入線連接，所述計算單元的列選線端與列選線連接；所述計算單元的讀位線端與讀位線連接；所述輸入線用于傳輸輸入數據；

所述計算單元包括：晶體管T7、晶體管T8、晶體管T9、晶體管T10、晶體管T11、晶體管T12以及耦合電容C；

晶體管T7的漏極、晶體管T10的源極、耦合電容C的另一端均與公共端VSS連接，晶體管T7的柵極、晶體管T8的柵極均與所述6T-SRAM存儲單元上的Q點連接，晶體管T7的源極、晶體管T8的源極、晶體管T9的漏極和晶體管T10的漏極均與所述晶體管T11的源極連接，晶體管T9的柵極、晶體管T10的柵極均與所述6T-SRAM存儲單元上的QB點連接，所述晶體管T11的柵極和所述晶體管T12的柵極均與列選線連接，所述晶體管T11的漏極與所述晶體管T12的漏極均與所述耦合電容C的一端連接。

可選地，所述6T-SRAM存儲單元包括：

晶體管T1、晶體管T2、晶體管T3、晶體管T4、晶體管T5和晶體管T6；

晶體管T1的源極和晶體管T2的源極均與電源VDD連接，晶體管T1的柵極、晶體管T3的柵極、晶體管T2的漏極和晶體管T4的漏極均與Q點連接，晶體管T2的柵極、晶體管T4的柵極、晶體管T1的漏極和晶體管T3的漏極均與QB點連接，晶體管T3的源極和晶體管T4的源極均與公共端VSS連接，晶體管T5的柵極和晶體管T6的柵極均與字線連接，晶體管T5的漏極與QB點連接，晶體管T5的源極與位線連接，晶體管T6的源極與Q點連接，晶體管T6的漏極與反位線連接。