[發(fā)明專利]電壓裕度增強型電容耦合存算一體單元、子陣列及裝置

有效

• 申請?zhí)枺?/td>: 202110688339.5
• 申請日: 2021-06-22
• 公開（公告）號: CN113255904B
• 公開（公告）日: 2021-09-24
• 發(fā)明（設(shè)計）人: 喬樹山;史萬武;尚德龍;周玉梅
• 申請（專利權(quán)）人: 中科院微電子研究所南京智能技術(shù)研究院
• 主分類號: G06N3/063
• 分類號: G06N3/063;G11C11/419
• 代理公司: 北京高沃律師事務(wù)所 11569
• 代理人: 韓雪梅

1.一種電壓裕度增強型電容耦合存算一體單元，其特征在于，所述單元包括：

6T-SRAM存儲單元，用于讀、寫和存儲權(quán)重值；

計算單元，與所述6T-SRAM存儲單元連接，用于將輸入數(shù)據(jù)與權(quán)重值進行乘法操作；

所述6T-SRAM存儲單元的字線端與字線連接，所述6T-SRAM存儲單元的位線端與位線連接，所述6T-SRAM存儲單元的反位線端與反位線連接；

所述計算單元的輸入線端與輸入線連接，所述計算單元的列選線端與列選線連接；所述計算單元的讀位線端與讀位線連接；所述輸入線用于傳輸輸入數(shù)據(jù)；

所述計算單元包括：晶體管T7、晶體管T8、晶體管T9、晶體管T10、晶體管T11、晶體管T12以及耦合電容C；

晶體管T7的漏極、晶體管T10的源極、耦合電容C的另一端均與公共端VSS連接，晶體管T7的柵極、晶體管T8的柵極均與所述6T-SRAM存儲單元上的Q點連接，晶體管T7的源極、晶體管T8的源極、晶體管T9的漏極和晶體管T10的漏極均與所述晶體管T11的源極連接，晶體管T9的柵極、晶體管T10的柵極均與所述6T-SRAM存儲單元上的QB點連接，所述晶體管T11的柵極和所述晶體管T12的柵極均與列選線連接，所述晶體管T11的漏極與所述晶體管T12的漏極均與所述耦合電容C的一端連接。

2.根據(jù)權(quán)利要求1所述的電壓裕度增強型電容耦合存算一體單元，其特征在于，所述6T-SRAM存儲單元包括：

晶體管T1、晶體管T2、晶體管T3、晶體管T4、晶體管T5和晶體管T6；

晶體管T1的源極和晶體管T2的源極均與電源VDD連接，晶體管T1的柵極、晶體管T3的柵極、晶體管T2的漏極和晶體管T4的漏極均與Q點連接，晶體管T2的柵極、晶體管T4的柵極、晶體管T1的漏極和晶體管T3的漏極均與QB點連接，晶體管T3的源極和晶體管T4的源極均與公共端VSS連接，晶體管T5的柵極和晶體管T6的柵極均與字線連接，晶體管T5的漏極與QB點連接，晶體管T5的源極與位線連接，晶體管T6的源極與Q點連接，晶體管T6的漏極與反位線連接。

3.根據(jù)權(quán)利要求1所述的電壓裕度增強型電容耦合存算一體單元，其特征在于，晶體管T3、晶體管T4、晶體管T5、晶體管T6、晶體管T8、晶體管T10和晶體管T11均為NMOS，晶體管T1、晶體管T2、晶體管T7、晶體管T9和晶體管T12均為PMOS。

4.根據(jù)權(quán)利要求1所述的電壓裕度增強型電容耦合存算一體單元，其特征在于，當(dāng)Q=0V，QB=VDD，此時權(quán)重值為0；當(dāng)Q=VDD，QB=0V，此時權(quán)重值為+1；其中，VDD=1V；

當(dāng)權(quán)重值為+1，輸入數(shù)據(jù)為1時，則耦合電容C充電；當(dāng)權(quán)重值為+1，輸入數(shù)據(jù)為0時，則耦合電容C放電；當(dāng)權(quán)重值為0，輸入數(shù)據(jù)為1或0時，則耦合電容C放電；當(dāng)列選線輸入的列選信號為0V時，通過讀位線將耦合電容C預(yù)充到0.5V；當(dāng)列選線輸入的列選信號為VDD，權(quán)重值為0時，耦合電容C放電。

5.一種電壓裕度增強型電容耦合存算一體子陣列，其特征在于，所述子陣列包括：

K個如權(quán)利要求1-4任一項所述的單元；K為大于等于2的正整數(shù)；

各單元均與字線、位線、反位線、輸入線和列選線連接，讀位線與第一個存在計算單元內(nèi)晶體管T12的源極連接，第k個存在計算單元內(nèi)晶體管T12的漏極與第k+1個存在計算單元內(nèi)晶體管T12的源極連接，其中，k為大于等于1且小于K的正整數(shù)。