[發明專利]用于處理器件的技術

在審

• 申請號: 202110686074.5
• 申請日: 2019-01-31
• 公開（公告）號: CN113410133A
• 公開（公告）日: 2021-09-17
• 發明（設計）人: C·E·尤佐;L·W·米卡里米;G·高;G·G·小方丹
• 申請（專利權）人: 伊文薩思粘合技術公司
• 主分類號: H01L21/18
• 分類號: H01L21/18;H01L25/065;H01L21/78;H01L21/683
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 辛鳴

本申請的各實施例涉及用于處理器件的技術。代表性技術提供用于形成微電子組件的過程步驟，包括準備用于結合的微電子部件，諸如管芯、晶圓、襯底等。該微電子部件的一個或多個表面被形成和準備為結合表面。該微電子部件在該準備的結合表面處堆疊并結合而無需粘合劑。

分案申請說明

本申請是國際申請日為2019年1月31日、于2020年8月14日進入中國國家階段、國家申請號為201980013695.8、名稱為“用于處理器件的技術”的中國發明專利申請的分案申請。

優先權要求和相關申請的交叉引用

本申請根據35 U.S.C.§119(e)(1)要求2019年1月30日提交的美國非臨時專利申請16/262,489和2018年2月15日提交的美國臨時專利申請62/631,216的權益，這些申請據此全文以引用方式并入。

技術領域

以下描述涉及集成電路(“IC”)。更具體地講，以下描述涉及制造IC管芯和晶圓。

背景技術

微電子元件通常包括半導體材料諸如硅或砷化鎵的薄板，該薄板通常被稱為半導體晶圓。晶圓可被形成為包括在晶圓表面上和/或部分嵌入晶圓內的多個集成芯片或管芯。與晶圓分離的管芯通常作為單獨的預封裝單元提供。在一些封裝設計中，將管芯安裝到襯底或芯片載體，該襯底或芯片載體繼而安裝在電路面板諸如印刷電路板(PCB)上。例如，在適于進行表面安裝的封裝中提供許多管芯。

封裝式半導體管芯還可以以“堆疊”布置提供，其中例如在電路板或其他載體上提供一個封裝，并且在第一封裝的頂部上安裝另一個封裝。這些布置可允許多個不同管芯安裝在電路板上的單個占有面積內，并且可通過在封裝之間提供短互連來進一步促進高速度操作。通常，該互連距離可能僅略大于管芯自身的厚度。為了在管芯封裝疊堆內實現互連，可在每個管芯封裝(最頂部封裝除外)的兩側(例如，面)上提供用于機械連接和電連接的互連結構。

另外，管芯或晶圓可以作為各種微電子封裝方案的一部分以三維布置堆疊。這可以包括在較大的基礎管芯、器件、晶圓、襯底等上堆疊一個或多個管芯、器件和/或晶圓的層、以豎直或水平布置堆疊多個管芯或晶圓以及兩者的各種組合。管芯或晶圓可以使用各種結合技術以堆疊布置來結合，包括直接電介質結合、非粘合技術，諸如或混合結合技術諸如這兩種技術均可從Invensas Bonding Technologies,Inc.(以前的Ziptronix,Inc.)，Xperi公司獲得(參見例如美國專利6,864,585和7,485,968，其全文以引用方式并入本文)。

實現堆疊管芯和晶圓布置可能存在多種挑戰。當使用直接結合或混合結合技術結合堆疊的管芯時，通常期望待結合管芯的表面極其平坦、平滑和清潔。例如，一般來講，表面應具有非常低的表面拓撲方差，并且具有低含量的雜質、顆粒或其他殘余物。顆粒或殘余物的移除可改善表面的清潔度和平坦度以及層之間結合的可靠性，然而，顆粒和殘余物的移除有時可能是有問題的。

附圖說明

參考附圖闡述了詳細描述。在這些圖中，參考標號的一個或多個最左邊的數字標識首次出現參考標號的圖。在不同圖中使用相同的附圖標記表示相似或相同的項目。

對于該討論，圖中所示的裝置和系統被示出為具有多個部件。如本文所述，裝置和/或系統的各種實施方式可以包括較少的部件并且仍然在本公開的范圍內。另選地，裝置和/或系統的其他實施方式可以包括附加部件或所描述部件的各種組合，并且仍然在本公開的范圍內。

圖1A示出了在將管芯結合到襯底之前襯底和兩個管芯的示例性剖面圖。

圖1B示出了在將管芯結合到襯底之后襯底和兩個管芯的示例性剖面圖。

圖1C示出了襯底以及將多個管芯結合到襯底的示例性剖面圖。

圖2是示出根據實施方案的用于準備用于結合的襯底的示例性過程的流程圖。