[發明專利]三維半導體存儲器裝置

在審

• 申請號: 202110671521.X
• 申請日: 2021-06-17
• 公開（公告）號: CN113809088A
• 公開（公告）日: 2021-12-17
• 發明（設計）人: 申東玹;姜敏圭;文瑞琳;閔勝基;樸盛珉;李鐘旻
• 申請（專利權）人: 三星電子株式會社
• 主分類號: H01L27/11524
• 分類號: H01L27/11524;H01L27/11529;H01L27/11548;H01L27/1157;H01L27/11573;H01L27/11575
• 代理公司: 北京天昊聯合知識產權代理有限公司 11112
• 代理人: 趙南;張青

一種三維半導體存儲器裝置包括外圍電路結構、在外圍電路結構上方的單元陣列結構、以及將單元陣列結構連接到外圍電路結構的外圍接觸過孔結構，外圍接觸過孔結構包括在外圍電路結構中的第一貫通區域中的第一外圍接觸過孔結構和在外圍電路結構中的第二貫通區域中的第二外圍接觸過孔結構，第二貫通區域在外圍電路結構上方與第一貫通區域間隔開，并且第二外圍接觸過孔結構的第二臨界尺寸與第一外圍接觸過孔結構的第一臨界尺寸之間的差根據包括在第二貫通區域和第一貫通區域中的材料層被不同地配置。

相關申請的交叉引用

2020年6月17日向韓國知識產權局提交的、名稱為“三維半導體存儲器裝置”的韓國專利申請No.10-2020-0073728的全部內容通過引用合并于此。

技術領域

實施例涉及三維半導體存儲器裝置，并且更具體地，涉及具有提高的可靠性的三維半導體存儲器裝置。

背景技術

需要提高半導體存儲器裝置的集成度，以滿足消費者所要求的優異性能和低價格。在二維或平面半導體存儲器裝置的情況下，難以減小單位存儲器單元所占據的面積，因此，難以提高集成度。因此，已經提出包括三維布置的存儲器單元的三維半導體存儲器裝置。有必要提高三維半導體存儲器裝置的可靠性。

發明內容

根據實施例的一方面，一種三維半導體存儲器裝置可以包括：外圍電路結構；單元陣列結構，其位于所述外圍電路結構上方；以及外圍接觸過孔結構，其將所述單元陣列結構連接到所述外圍電路結構，所述外圍接觸過孔結構包括：第一外圍接觸過孔結構，其位于所述外圍電路結構中的第一貫通區域中；以及第二外圍接觸過孔結構，其位于所述外圍電路結構中的第二貫通區域中，所述第二貫通區域在所述外圍電路結構上方與所述第一貫通區域間隔開，并且所述第二外圍接觸過孔結構的第二臨界尺寸與所述第一外圍接觸過孔結構的第一臨界尺寸之間的差根據包括在所述第二貫通區域和所述第一貫通區域中的材料層被不同地配置。

根據實施例的另一方面，一種三維半導體存儲器裝置可以包括：外圍電路結構；單元陣列結構，其位于所述外圍電路結構上方；以及外圍接觸過孔結構，其將所述單元陣列結構連接到所述外圍電路結構，所述外圍接觸過孔結構包括：第一外圍接觸過孔結構，其位于所述外圍電路結構的第一貫通區域中；第二外圍接觸過孔結構，其位于第二貫通區域中，所述第二貫通區域在所述外圍電路結構上方在第一方向上與所述第一貫通區域間隔開；以及第三外圍接觸過孔結構，其位于第三貫通區域中，所述第三貫通區域在第二方向上與所述第一貫通區域間隔開，其中，所述第一外圍接觸過孔結構、所述第二外圍接觸過孔結構和所述第三外圍接觸過孔結構分別具有第一臨界尺寸、第二臨界尺寸和第三臨界尺寸，并且所述第一臨界尺寸、所述第二臨界尺寸和所述第三臨界尺寸之間的差根據包括在所述第一貫通區域、所述第二貫通區域和所述第三貫通區域中的材料層被不同地配置。

根據實施例的又一方面，一種三維半導體存儲器裝置包括：外圍電路結構，其位于基板上；半導體層，其位于所述外圍電路結構上方，所述半導體層包括彼此間隔開的中間絕緣層；單元陣列結構，其位于所述半導體層和所述中間絕緣層上方，所述單元陣列結構包括單元陣列區域、位于所述單元陣列區域的一側并電連接到所述單元陣列區域的延伸區域、以及位于所述延伸區域的一側的外圍區域；以及外圍接觸過孔結構，其穿過所述單元陣列結構和所述中間絕緣層并且電連接到所述外圍電路結構，其中，所述外圍接觸過孔結構包括：第一外圍接觸過孔結構，其位于第一貫通區域中；第二外圍接觸過孔結構，其位于第二貫通區域中，所述第二貫通區域位于所述外圍區域中并且在第一方向上與所述第一貫通區域間隔開；以及第三外圍接觸過孔結構，其位于第三貫通區域中，所述第三貫通區域位于所述單元陣列區域中并且在第二方向上與所述第一貫通區域間隔開，并且其中，所述第一外圍接觸過孔結構、所述第二外圍接觸過孔結構和所述第三外圍接觸過孔結構分別具有第一臨界尺寸、第二臨界尺寸和第三臨界尺寸，所述第一臨界尺寸、所述第二臨界尺寸和所述第三臨界尺寸之間的差根據包括在所述第一貫通區域、所述第二貫通區域和所述第三貫通區域中的材料層被不同地配置。

附圖說明