[發明專利]一種抑制閂鎖效應的CMOS集成電路芯片及制備工藝

在審

• 申請號: 202110663159.1
• 申請日: 2021-06-15
• 公開（公告）號: CN113410232A
• 公開（公告）日: 2021-09-17
• 發明（設計）人: 任永寧;劉如征;楊永峰;葛洪磊;劉存生;劉依思;李釗
• 申請（專利權）人: 西安微電子技術研究所
• 主分類號: H01L27/092
• 分類號: H01L27/092;H01L29/10;H01L21/8238
• 代理公司: 西安通大專利代理有限責任公司 61200
• 代理人: 馬貴香

本發明提供一種抑制閂鎖效應的CMOS集成電路芯片及制備工藝，包括N型襯底，N型襯底的上表面埋有N埋層和P埋層，N型襯底向上延伸有N型外延層，N型外延層覆蓋N埋層和P埋層，P埋層上設有P阱。本發明對于CMOS集成電路，在N型襯底上形成N埋層和P埋層，再進行外延工藝，通過埋層與外延工藝，能降低襯底的寄生電阻R1、R2，降低了寄生晶體管NPN、PNP的電流增益，提高閂鎖效應的觸發電流閾值及降低寄生晶體管的電流增益，抑制閂鎖效應的發生更為有效。

技術領域

本發明屬于半導體器件制備領域，涉及一種抑制閂鎖效應的CMOS集成電路芯片及制備工藝。

背景技術

在體硅CMOS集成電路中，閂鎖效應是一種不可避免的寄生效應，嚴重影響電路的可靠性。

閂鎖效應是由寄生雙極晶體管(又稱寄生可控硅SCR)被觸發導通引起的，在滿足寄生可控硅SCR觸發條件下，一旦被觸發，在電源與地之間形成低阻抗大電流通路，導致電路無法正常工作乃至整個電路芯片燒毀的失效。這種寄生雙極晶體管存在于CMOS電路中的各個部分，包括輸入端、輸出端、內部反相器等。

如圖1，常規抑制閂鎖效應的工藝措施，僅在N型襯底上形成N埋層，再進行外延工藝，其工藝結果僅降低了襯底的寄生電阻R2(部分N埋層)和降低了寄生晶體管PNP(部分N埋層為寄生晶體管基區)的電流增益，抑制閂鎖效應的能力有限。

發明內容

根據現有技術存在的問題，本發明提供一種抑制閂鎖效應的CMOS集成電路芯片及制備工藝，提高閂鎖效應的觸發電流閾值及降低寄生晶體管的電流增益，能有效抑制閂鎖效應的發生。

本發明是通過以下技術方案來實現：

一種抑制閂鎖效應的CMOS集成電路芯片，包括N型襯底，N型襯底的上表面埋有N埋層和P埋層，N型襯底向上延伸有N型外延層，N型外延層覆蓋N埋層和P埋層，P埋層上設有P阱。

優選的，N型襯底為N型100硅襯底。

優選的，N型襯底電阻率為2-4Ω·cm。

所述的抑制閂鎖效應的CMOS集成電路芯片的制作工藝，包括以下步驟：

步驟1，在N型襯底上形成N埋層和P埋層；

步驟2，對N型襯底進行外延，形成N型外延層；

步驟3，在P埋層上制作P阱。

優選的，步驟1中，通過光刻、離子注入和擴散工藝，在N型襯底上形成N埋層和P埋層。

優選的，步驟3中，對N型外延層位于P埋層上方的區域進行光刻、離子注入和擴散，在P埋層上制作P阱。

優選的，步驟1之前，對N型襯底進行氧化，在N型襯底表面形成氧化層。

與常規的抑制閂鎖效應技術相比，本發明具有以下有益的技術效果：

本發明對于CMOS集成電路，在N型襯底上形成N埋層和P埋層，再進行外延工藝，通過埋層與外延工藝，能降低襯底的寄生電阻R1(部分P埋層)、R2(部分N埋層)，降低寄生晶體管NPN(部分P埋層為寄生晶體管基區)、PNP(部分N埋層為寄生晶體管基區)的電流增益，提高閂鎖效應的觸發電流閾值及降低寄生晶體管的電流增益，抑制閂鎖效應的發生更為有效。

附圖說明

圖1：常規CMOS器件剖面圖；

圖2：寄生可控硅SCR等效電路圖；

圖3：本發明新型的利用外延及雙埋層工藝制作的CMOS器件剖面圖；

圖中，1——N型襯底；2——N埋層；3——P埋層；4——N型外延層；5——P阱；

具體實施方式