[發明專利]一種抑制閂鎖效應的CMOS集成電路芯片及制備工藝在審
| 申請號： | 202110663159.1 | 申請日： | 2021-06-15 |
| 公開（公告）號： | CN113410232A | 公開（公告）日： | 2021-09-17 |
| 發明（設計）人： | 任永寧;劉如征;楊永峰;葛洪磊;劉存生;劉依思;李釗 | 申請（專利權）人： | 西安微電子技術研究所 |
| 主分類號： | H01L27/092 | 分類號： | H01L27/092;H01L29/10;H01L21/8238 |
| 代理公司： | 西安通大專利代理有限責任公司 61200 | 代理人： | 馬貴香 |
| 地址： | 710065 陜西*** | 國省代碼： | 陜西;61 |
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| 摘要： | |||
| 搜索關鍵詞： | 一種 抑制 效應 cmos 集成電路 芯片 制備 工藝 | ||
1.一種抑制閂鎖效應的CMOS集成電路芯片，其特征在于，包括N型襯底(1)，N型襯底(1)的上表面埋有N埋層(2)和P埋層(3)，N型襯底(1)向上延伸有N型外延層(4)，N型外延層(4)覆蓋N埋層(2)和P埋層(3)，P埋層(3)上設有P阱(5)。
2.根據權利要求1所述的抑制閂鎖效應的CMOS集成電路芯片，其特征在于，N型襯底為N型100硅襯底。
3.根據權利要求1所述的抑制閂鎖效應的CMOS集成電路芯片，其特征在于，N型襯底電阻率為2-4Ω·cm。
4.權利要求1-3任一項所述的抑制閂鎖效應的CMOS集成電路芯片的制作工藝，其特征在于，包括以下步驟：
步驟1，在N型襯底(1)上形成N埋層(2)和P埋層(3)；
步驟2，對N型襯底(1)進行外延，形成N型外延層(4)；
步驟3，在P埋層(3)上制作P阱(5)。
5.根據權利要求4所述的抑制閂鎖效應的CMOS集成電路芯片的制作工藝，其特征在于，步驟1中，通過光刻、離子注入和擴散工藝，在N型襯底(1)上形成N埋層(2)和P埋層(3)。
6.根據權利要求4所述的抑制閂鎖效應的CMOS集成電路芯片的制作工藝，其特征在于，步驟3中，對N型外延層(4)位于P埋層上方的區域進行光刻、離子注入和擴散，在P埋層(3)上制作P阱(5)。
7.根據權利要求4所述的抑制閂鎖效應的CMOS集成電路芯片的制作工藝，其特征在于，步驟1之前，對N型襯底(1)進行氧化，在N型襯底(1)表面形成氧化層。
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H01L 半導體器件；其他類目中不包括的電固體器件
H01L27-00 由在一個共用襯底內或其上形成的多個半導體或其他固態組件組成的器件
H01L27-01 .只包括有在一公共絕緣襯底上形成的無源薄膜或厚膜元件的器件
H01L27-02 .包括有專門適用于整流、振蕩、放大或切換的半導體組件并且至少有一個電位躍變勢壘或者表面勢壘的；包括至少有一個躍變勢壘或者表面勢壘的無源集成電路單元的
H01L27-14 . 包括有對紅外輻射、光、較短波長的電磁輻射或者微粒子輻射并且專門適用于把這樣的輻射能轉換為電能的，或適用于通過這樣的輻射控制電能的半導體組件的
H01L27-15 .包括專門適用于光發射并且包括至少有一個電位躍變勢壘或者表面勢壘的半導體組件
H01L27-16 .包括含有或不含有不同材料結點的熱電元件的；包括有熱磁組件的
