[發明專利]半導體結構及其制作方法

在審

• 申請號: 202110652469.3
• 申請日: 2021-06-11
• 公開（公告）號: CN113611655A
• 公開（公告）日: 2021-11-05
• 發明（設計）人: 黃吉河;談文毅
• 申請（專利權）人: 聯芯集成電路制造(廈門)有限公司
• 主分類號: H01L21/762
• 分類號: H01L21/762;H01L21/768;H01L29/06;H01L23/48
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 陳小雯

本發明公開了一種半導體結構及其制作方法，包括形成一第一介電層于一基底上，在該第一介電層中形成多個第一互連結構，在該多個第一互連結構之間的該第一介電層中形成至少一溝槽，進行一濺鍍沉積制作工藝于該第一介電層上形成一第二介電層，其中該第二介電層至少部分封口該溝槽中的一氣隙，以及于該第二介電層上形成一第三介電層。

技術領域

本發明涉及一種半導體結構及其制作方法，特別是涉及一種包括設置在互連結構之間的氣隙的半導體結構及其制作方法。

背景技術

隨著半導體制作工藝的進步，半導體集成電路(integrated circuit,IC)的電路元件與互連結構的尺寸和間距逐漸微縮以提高單位面積的元件密度。然而，尺寸和間距的微縮會造成互連結構的阻值上升以及互連結構之間的寄生電容變大，導致集成電路的電阻-電容延遲效應(resistance-capacitance time delay,RC delay)更為顯著。RC延遲效應會減慢運算速度，影響到集成電路的效能。

現有技術改善RC延遲效應的方法包括使用低阻值金屬材料(例如銅)來制作互連結構，并搭配使用低介電常數(low-k)介電材料來制作互連結構之間的絕緣層。一些先進制作工藝中，例如超大型集成電路(ultra large scale integration,ULSI)，也發展出在互連結構形成設置氣隙(air gap)以更降低寄生電容而達到低RC延遲的需求。然而，上述現有技術仍存在待改善的問題，例如氣隙尺寸不足而難以有效地降低寄生電容，或者氣隙周圍的低介電常數(low-k)介電材料支撐力不足導致結構坍塌的問題。

發明內容

有鑒于此，本發明目的在于提供一種半導體結構及其制作方法，主要利用氧化硅層來至少部分封口(seal)設置在互連結構之間氣隙，可達到降低寄生電容進而改善RC延遲效應的技術功效，并可同時減少結構坍塌的問題。

為達上述目的，本發明一實施例提供了一種半導體結構的制作方法，步驟包括形成一第一介電層于一基底上；在該第一介電層中形成多個第一互連結構；在該多個第一互連結構之間的該第一介電層中形成至少一溝槽；進行一濺鍍沉積制作工藝以于該第一介電層上形成一第二介電層，其中該第二介電層至少部分封口該溝槽中的一氣隙；在該第二介電層上形成一第三介電層。

本發明另一實施例提供了一種半導體結構的制作方法，步驟包括形成一第一介電層于一基底上；在該第一介電層中形成多個第一互連結構；在該多個第一互連結構之間的該第一介電層中形成至少一溝槽；進行一濺鍍沉積制作工藝以于該第一介電層上形成一第二介電層并且封口該溝槽中的一氣隙；對該第二介電層進行一平坦化制作工藝。

本發明又另一實施例提供了一種半導體結構，包括一第一介電層設置在一基底上，多個第一互連結構設置在該第一介電層中，一氧化硅層設置在該第一介電層上并且延伸至該多個互連結構之間以至少部分封口一氣隙，以及一低介電常數(low-k)介電層設置在該氧化硅層上。

附圖說明

圖1、圖2、圖3、圖4、圖5、圖6、圖7和圖8為本發明一實施例的半導體結構的制作方法步驟剖面示意圖；

圖4A為圖4所示步驟的一種變化型的示意圖；

圖4B為圖4所示步驟的另一種變化型的示意圖；

圖9為本發明另一實施例的半導體結構的剖面示意圖；

圖10為本發明又另一實施例的半導體結構的剖面示意圖。

主要元件符號說明

10 基底

12 絕緣結構

14 主動(有源)區

16 蝕刻停止層