[發明專利]延遲鎖定環電路的延遲電路和延遲鎖定環電路

在審

• 申請號: 202110651744.X
• 申請日: 2021-06-11
• 公開（公告）號: CN113890533A
• 公開（公告）日: 2022-01-04
• 發明（設計）人: 崔訓對;G.崔
• 申請（專利權）人: 三星電子株式會社
• 主分類號: H03L7/08
• 分類號: H03L7/08;G11C7/22
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 邵亞麗

延遲鎖定環(DLL)電路的延遲電路包括：分相器，配置為拆分參考時鐘信號的相位，以輸出具有180度的相位差的第一參考時鐘信號和第二參考時鐘信號；邏輯門，配置為延遲第二參考時鐘信號，以輸出延遲的參考時鐘信號；和延遲線電路，包括級聯的多個延遲單元，延遲線電路配置為基于控制碼集延遲第一參考時鐘信號和延遲的參考時鐘信號，和輸出具有與多個延遲單元中包括的一個邏輯門的延遲對應的延遲量的第一延遲的時鐘信號和第二延遲的時鐘信號。

相關申請的交叉引用

于2020年7月2日在韓國知識產權局提交的、題為“Delay Circuit of Delay-Locked Loop Circuit and Delay-Locked Loop Circuit”的韓國專利申請No.10-2020-0081267通過引用完全并入在這里。

技術領域

實施例涉及延遲鎖定環電路的延遲電路和延遲鎖定環電路。

背景技術

半導體器件可以與時鐘(例如，從外部施加的時鐘)同步地操作。當外部施加的時鐘在半導體器件中使用時，例如由于半導體器件的內部電路可能發生時間延遲(或者時鐘偏斜)。延遲鎖定環(DLL)可以用于補償時間延遲，以使得半導體器件與外部施加的時鐘同步。

發明內容

實施例致力于延遲鎖定環(DLL)電路的延遲電路，延遲電路包括：分相器，配置為拆分參考時鐘信號的相位以輸出具有180度的相位差的第一參考時鐘信號和第二參考時鐘信號；邏輯門，配置為延遲第二參考時鐘信號以輸出延遲的參考時鐘信號；和延遲線電路，包括級聯的多個延遲單元，延遲線電路配置為基于控制碼集延遲第一參考時鐘信號和延遲的參考時鐘信號，和輸出具有與多個延遲單元中包括的一個邏輯門的延遲對應的延遲量的第一延遲的時鐘信號和第二延遲的時鐘信號。

實施例還致力于半導體存儲器裝置的延遲鎖定環(DLL)電路，DLL電路包括：第一延遲電路，配置為基于第一控制碼集延遲參考時鐘信號以生成第一延遲的時鐘信號和第二延遲的時鐘信號；第二延遲電路，配置為基于第二控制碼，集精細地調整第一延遲的時鐘信號和第二延遲的時鐘信號的延遲量，以生成第一延遲的輸出時鐘信號；時鐘傳遞電路，配置為延遲第一延遲的輸出時鐘信號，以生成具有與參考時鐘信號的相位相的同相位的輸出時鐘信號；復制電路，配置為延遲第一延遲的輸出時鐘信號以生成反饋時鐘信號；和第一延遲控制器，配置為基于在第一間隔期間檢測到的參考時鐘信號和反饋時鐘信號之間的第一相位差，調整第一控制碼集的碼值，和配置為將第一控制碼集提供到第一延遲電路。第一延遲電路可以包括：分相器，配置為拆分參考時鐘信號的相位，以輸出具有180度的相位差的第一參考時鐘信號和第二參考時鐘信號；邏輯門，配置為延遲第二參考時鐘信號以輸出延遲的參考時鐘信號；和延遲線電路，包括級聯的多個延遲單元，延遲線電路配置為基于第一控制碼集延遲第一參考時鐘信號和延遲的參考時鐘信號，和輸出具有與多個延遲單元中包括的一個邏輯門的延遲對應的延遲量的第一延遲的時鐘信號和第二延遲的時鐘信號。

實施例還致力于延遲鎖定環(DLL)電路的延遲電路，延遲電路包括：分相器，配置為拆分參考時鐘信號的相位以輸出具有180度的相位差的第一參考時鐘信號和第二參考時鐘信號；邏輯門，配置為延遲第二參考時鐘信號以輸出延遲的參考時鐘信號；和延遲線電路，包括級聯的多個延遲單元，延遲線電路配置為基于控制碼集延遲第一參考時鐘信號和延遲的參考時鐘信號，和輸出第一延遲的時鐘信號和具有與多個延遲單元中包括的一個邏輯門的延遲對應的延遲量的第二延遲的時鐘信號。多個延遲單元可以包括按順序級聯的第一到第k延遲單元，第一到第k延遲單元中的每一個具有相同配置，k是等于或者大于三的自然數，第一延遲單元可以配置為確定第一參考時鐘信號和延遲的參考時鐘信號的子延遲量，和基于控制碼集的第一控制碼確定是否將第一參考時鐘信號和延遲的參考時鐘信號傳送到第二延遲單元，且第一到第k延遲單元中的每一個可以包括第一到第十二與非門，且配置為將第一延遲的時鐘信號和第二延遲的時鐘信號之間的延遲量調整為與第一參考時鐘信號和延遲的參考時鐘信號之間的延遲量相同。

附圖說明