[發(fā)明專利]延遲鎖定環(huán)電路的延遲電路和延遲鎖定環(huán)電路

在審

• 申請(qǐng)?zhí)枺?/td>: 202110651744.X
• 申請(qǐng)日: 2021-06-11
• 公開（公告）號(hào): CN113890533A
• 公開（公告）日: 2022-01-04
• 發(fā)明（設(shè)計(jì)）人: 崔訓(xùn)對(duì);G.崔
• 申請(qǐng)（專利權(quán)）人: 三星電子株式會(huì)社
• 主分類號(hào): H03L7/08
• 分類號(hào): H03L7/08;G11C7/22
• 代理公司: 北京市柳沈律師事務(wù)所 11105
• 代理人: 邵亞麗

1.一種延遲鎖定環(huán)(DLL)電路的延遲電路，所述延遲電路包括：

分相器，配置為拆分參考時(shí)鐘信號(hào)的相位，以輸出具有180度的相位差的第一參考時(shí)鐘信號(hào)和第二參考時(shí)鐘信號(hào)；

邏輯門，配置為延遲第二參考時(shí)鐘信號(hào)，以輸出延遲的參考時(shí)鐘信號(hào)；和

延遲線電路，包括級(jí)聯(lián)的多個(gè)延遲單元，延遲線電路配置為基于控制碼集延遲第一參考時(shí)鐘信號(hào)和延遲的參考時(shí)鐘信號(hào)，和輸出具有與多個(gè)延遲單元中包括的一個(gè)邏輯門的延遲對(duì)應(yīng)的延遲量的第一延遲的時(shí)鐘信號(hào)和第二延遲的時(shí)鐘信號(hào)。

2.如權(quán)利要求1所述的延遲電路，其中，多個(gè)延遲單元包括：

按順序級(jí)聯(lián)的第一到第k延遲單元，第一到第k延遲單元中的每一個(gè)具有相同配置，k是等于或者大于三的自然數(shù)，

其中，第一延遲單元配置為確定第一參考時(shí)鐘信號(hào)和延遲的參考時(shí)鐘信號(hào)的子延遲量，和基于控制碼集的第一控制碼確定是否將第一參考時(shí)鐘信號(hào)和延遲的參考時(shí)鐘信號(hào)傳送到第二延遲單元。

3.如權(quán)利要求2所述的延遲電路，其中，

第一延遲單元包括第一到第十二與非門，

第一與非門對(duì)第一參考時(shí)鐘信號(hào)和第一控制碼中的第一選擇控制位執(zhí)行與非運(yùn)算，

第二與非門對(duì)第一參考時(shí)鐘信號(hào)和第一控制碼中的第一傳送控制位執(zhí)行與非運(yùn)算，

第三與非門對(duì)延遲的參考時(shí)鐘信號(hào)和第一傳送控制位執(zhí)行與非運(yùn)算，

第四與非門對(duì)延遲的參考時(shí)鐘信號(hào)和第一控制碼中的第二選擇控制位執(zhí)行與非運(yùn)算，

第五與非門對(duì)第二與非門的輸出和第一控制碼中的第三選擇控制位執(zhí)行與非運(yùn)算，

第六與非門對(duì)第二與非門的輸出和第一控制碼中的第二傳送控制位執(zhí)行與非運(yùn)算，并向第二延遲單元提供第六與非門的與非運(yùn)算的結(jié)果，

第七與非門對(duì)第三與非門的輸出和第二傳送控制位執(zhí)行與非運(yùn)算，并向第二延遲單元提供第七與非門的與非運(yùn)算的結(jié)果，

第八與非門對(duì)第三與非門的輸出和第一控制碼中的第四選擇控制位執(zhí)行與非運(yùn)算，

第九與非門對(duì)第五與非門的輸出和來自第二延遲單元的第一傳送信號(hào)執(zhí)行與非運(yùn)算，

第十與非門對(duì)第七與非門的輸出和來自第二延遲單元的第二傳送信號(hào)執(zhí)行與非運(yùn)算，

第十一與非門對(duì)第一與非門的輸出和第九與非門的輸出執(zhí)行與非運(yùn)算以輸出第一延遲的時(shí)鐘信號(hào)，和

第十二與非門對(duì)第四與非門的輸出和第十與非門的輸出執(zhí)行與非運(yùn)算以輸出第二延遲的時(shí)鐘信號(hào)。

4.如權(quán)利要求3所述的延遲電路，其中，第一與非門、第四與非門、第五與非門和第八與非門配置為基于第一到第四選擇控制位確定子延遲量。

5.如權(quán)利要求3所述的延遲電路，其中，第六與非門和第七與非門配置為基于第二傳送控制位分別將第一參考時(shí)鐘信號(hào)和延遲的參考時(shí)鐘信號(hào)選擇性地傳送到第二延遲單元。

6.如權(quán)利要求1所述的延遲電路，其中，配置為延遲第二參考時(shí)鐘信號(hào)的邏輯門包括配置為對(duì)電源電壓和第二參考時(shí)鐘信號(hào)執(zhí)行與非運(yùn)算并輸出延遲的參考時(shí)鐘信號(hào)的與非門。

7.如權(quán)利要求1所述的延遲電路，其中，第一延遲的時(shí)鐘信號(hào)和第二延遲的時(shí)鐘信號(hào)之間的延遲量基本上與第一參考時(shí)鐘信號(hào)和延遲的參考時(shí)鐘信號(hào)之間的延遲量相同。

8.如權(quán)利要求1所述的延遲電路，其中，第二延遲的時(shí)鐘信號(hào)具有相對(duì)于第一延遲的時(shí)鐘信號(hào)的相位延遲所述延遲量的相位。