[發明專利]半導體器件及其制作方法、芯片

在審

• 申請號: 202110649504.6
• 申請日: 2021-06-10
• 公開（公告）號: CN113394185A
• 公開（公告）日: 2021-09-14
• 發明（設計）人: 趙長林;周玉;胡勝
• 申請（專利權）人: 武漢新芯集成電路制造有限公司
• 主分類號: H01L23/48
• 分類號: H01L23/48;H01L23/528;H01L21/768
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 田婷

1.一種半導體器件，其特征在于，包括：

第一晶圓，所述第一晶圓包括第一襯底、位于所述第一襯底上的第一介質層和嵌設在所述第一介質層中的導電層，所述第一襯底靠近所述第一介質層的一側形成有溝槽隔離層，在沿所述第一晶圓的厚度方向上，所述導電層與所述溝槽隔離層至少部分重疊；

硅通孔，所述硅通孔貫穿所述第一襯底和所述溝槽隔離層并暴露出所述導電層；

互連層，所述互連層填充在所述硅通孔中并與所述導電層電連接。

2.如權利要求1所述的半導體器件，其特征在于，所述溝槽隔離層形成在隔離有源區的位置和/或對應所述導電層的位置。

3.如權利要求1所述的半導體器件，其特征在于，所述溝槽隔離層的厚度范圍為：1000埃～6000埃。

4.如權利要求1所述的半導體器件，其特征在于，所述導電層包括插塞，沿所述第一晶圓的厚度方向，所述插塞從所述第一介質層中延伸至所述溝槽隔離層。

5.如權利要求4所述的半導體器件，其特征在于，在所述第一介質層中，所述插塞遠離所述第一襯底的一側分布有金屬層，所述互連層通過所述插塞與所述金屬層電連接。

6.如權利要求1至5任意一項所述的半導體器件，其特征在于，所述半導體器件還包括第二晶圓，所述第二晶圓包括第二襯底、位于所述第二襯底上的第二介質層、嵌設在所述第二介質層中的第二金屬層、貫穿部分厚度的所述第二介質層的第二開孔和填充在所述第二開孔中的第二鍵合金屬層；所述第一晶圓還包括貫穿部分厚度的所述第一介質層的第一開孔和填充在所述第一開孔中的第一鍵合金屬層；所述第一介質層面向所述第二介質層鍵合，所述第一鍵合金屬層面向所述第二鍵合金屬層鍵合。

7.一種半導體器件的制作方法，其特征在于，包括：

提供第一晶圓，所述第一晶圓包括第一襯底、位于所述第一襯底上的第一介質層和嵌設在所述第一介質層中的導電層，所述第一襯底靠近所述第一介質層的一側形成有溝槽隔離層，在沿所述第一晶圓的厚度方向上，所述導電層與所述溝槽隔離層至少部分重疊；

形成硅通孔，所述硅通孔貫穿所述第一襯底和所述溝槽隔離層并暴露出所述導電層；

形成互連層，所述互連層填充在所述硅通孔中并與所述導電層電連接。

8.如權利要求7所述的半導體器件的制作方法，其特征在于，形成所述硅通孔，具體包括：

執行第一次刻蝕形成第一溝槽，所述第一溝槽貫穿所述第一襯底和部分厚度的所述溝槽隔離層；

形成隔離層，所述隔離層至少覆蓋所述第一溝槽的側壁和底面；

執行第二次刻蝕工藝，刻蝕位于所述第一溝槽的底部的所述隔離層和所述溝槽隔離層暴露出所述導電層，形成所述硅通孔。

9.如權利要求8所述的半導體器件的制作方法，其特征在于，所述第二次刻蝕的刻蝕功率小于所述第一次刻蝕的刻蝕功率。

10.如權利要求7所述的半導體器件的制作方法，其特征在于，所述溝槽隔離層采用淺溝槽隔離氧化層工藝制作。

11.一種芯片，其特征在于，包括：

第一芯片，所述第一芯片包括第一襯底、位于所述第一襯底上的第一介質層和嵌設在所述第一介質層中的導電層，所述第一襯底靠近所述第一介質層的一側形成有溝槽隔離層，在沿所述第一晶圓的厚度方向上，所述導電層與所述溝槽隔離層至少部分重疊；

硅通孔，所述硅通孔貫穿所述第一襯底和所述溝槽隔離層并暴露出所述導電層；

互連層，所述互連層填充在所述硅通孔中并與所述導電層電連接。

12.如權利要求11所述的芯片，其特征在于，還包括：

第二芯片，所述第二芯片包括第二襯底、位于所述第二襯底上的第二介質層、嵌設在所述第二介質層中的第二金屬層、貫穿部分厚度的所述第二介質層的第二開孔和填充在所述第二開孔中的第二鍵合金屬層；

所述第一芯片還包括貫穿部分厚度的所述第一介質層的第一開孔和填充在所述第一開孔中的第一鍵合金屬層；

所述第一介質層面向所述第二介質層鍵合，所述第一鍵合金屬層面向所述第二鍵合金屬層鍵合。