[發(fā)明專利]一種基于IEEE1149和IEEE1500標準的層次化SoC測試方案

有效

• 申請?zhí)枺?/td>: 202110649053.6
• 申請日: 2021-06-10
• 公開（公告）號: CN113433448B
• 公開（公告）日: 2022-05-03
• 發(fā)明（設(shè)計）人: 梅張雄;程晟;邱芬
• 申請（專利權(quán)）人: 北京聯(lián)盛德微電子有限責任公司
• 主分類號: G01R31/28
• 分類號: G01R31/28
• 代理公司: 北京中譽至誠知識產(chǎn)權(quán)代理事務所(普通合伙) 11858
• 代理人: 張平力

本發(fā)明公開了一種基于IEEE1149和IEEE1500標準的層次化SoC測試方案，涉及SoC芯片測試領(lǐng)域；其中，IEEE1500標準協(xié)議用于獨立的進行SoC內(nèi)部單個嵌入式內(nèi)核測試，通過在嵌入式內(nèi)核與系統(tǒng)之間定義內(nèi)核測試接口來標準化IP內(nèi)核測試結(jié)構(gòu)，以便通過內(nèi)核訪問機制促進內(nèi)核的測試復用；同時有效完成內(nèi)核的測試和隔離，分區(qū)測試塊之間的切換，達到完整測試SoC的目的；本發(fā)明通過改進IP內(nèi)核集成的外圍電路，實現(xiàn)層次化SoC中內(nèi)核外核并行同步測試，最終達到減少測試時間的目的；可以為大型SoC產(chǎn)品提供靈活和高效率的設(shè)計方案。

技術(shù)領(lǐng)域

本發(fā)明涉及SoC芯片測試領(lǐng)域，具體涉及一種基于IEEE1149和IEEE1500標準的層次化SoC測試方案。

背景技術(shù)

在集成電路(Integrated Circuit，簡稱IC)進入超大規(guī)模集成電路時代，可測試性設(shè)計是電路和芯片設(shè)計的重要環(huán)節(jié)，它通過在芯片原始設(shè)計中插入各種用于提高芯片可測試性(包括可控制性和可觀測性)的硬件邏輯，從而使芯片變得容易測試，大幅度節(jié)省芯片測試的成本。

隨著片上系統(tǒng)(System-on-a-chip，簡稱SoC)的集成度以及設(shè)計復雜性的提高，芯片測試遇到了巨大的挑戰(zhàn)。一方面IP復用技術(shù)能加快SoC的設(shè)計過程，提高系統(tǒng)集成度，使單一芯片功能更多、性能更強大；另一方面隨著單芯片上集成IP內(nèi)核數(shù)量的增加，SoC的設(shè)計復雜度和電路規(guī)模急劇上升，導致SoC測試面臨巨大的挑戰(zhàn)。

為了解決芯片測試中存在的許多問題，比如：從芯片級到系統(tǒng)級的測試問題、嵌入式內(nèi)核之間的互聯(lián)問題、從數(shù)字電路到模擬電路之間的測試問題、從普通電路涉及到高速電路設(shè)計之間的測試問題，聯(lián)合測試行動小組(Joint Teat Action Group，簡稱JTAG)在1990年提出一種邊界掃描標準，并被批準位IEEE1149.1標準?；趻呙铚y試的基本思想，邊界掃描位芯片提供所有通過輸入/輸出端口的掃描路徑，以協(xié)助測試印刷電路板(PrintedCircuit Board，簡稱PCB)上的芯片。有邊界掃描單元組成的掃描連為測試數(shù)據(jù)提供從PCB到芯片管腳的數(shù)據(jù)通路，由其他芯片的輸入緩沖器捕獲當前芯片的輸出響應并將其移出進行故障檢測，邊界掃描技術(shù)可以在不需要物理探針的情況下訪問PCB上的各種信號節(jié)點。

在測試層次化SoC中的嵌入式內(nèi)核時，還要考慮PCB和SoC之間的實現(xiàn)差異。內(nèi)核可以在不同層次上集成到SoC中，每個內(nèi)核都需要從頂層到內(nèi)核層之間的測試尋訪機制。不同供應商會根據(jù)不同的測試類型與測試需求，提供多種多樣的IP核，但是IP核內(nèi)部的細節(jié)信息由于知識產(chǎn)權(quán)的原因難以獲得。通常，嵌入式內(nèi)核之間的數(shù)據(jù)傳輸速度比芯片引腳到IP核的數(shù)據(jù)傳輸速度更快，因此僅靠邊界掃描并不能完全解決SoC中嵌入式內(nèi)核的測試問題。IEEEP1500工作組在1997年被批準開發(fā)一種類似于邊界掃描測試，并可用于測試嵌入式內(nèi)核以及內(nèi)核之間互聯(lián)電路的協(xié)議。此協(xié)議在2005年被批準為IEEE1500標準，可以獨立的進行SoC內(nèi)部單個嵌入式內(nèi)核測試，為故障的檢測和診斷提供了必要的可測性標準，推動SoC測試技術(shù)朝著標準化發(fā)展。層次性SoC架構(gòu)的最大特點是IP內(nèi)核嵌套，如何利用有限的測試管腳實現(xiàn)SoC的可測性設(shè)計，降低層次化嵌入式內(nèi)核的測試難度以及驗證測試SoC的測試向量，已經(jīng)成為芯片設(shè)計、測試與生產(chǎn)中的重要問題。

發(fā)明內(nèi)容

針對現(xiàn)有技術(shù)存在的不足，本發(fā)明目的是提供一種基于IEEE1149和IEEE1500標準的層次化SoC測試方案?；贗EEE1149.1和IEEE1500測試標準相結(jié)合的SoC內(nèi)核測試架構(gòu)，能夠?qū)崿F(xiàn)嵌入式內(nèi)核的測試隔離，完成不同內(nèi)核的測試，分區(qū)測試塊之間的切換，達到完整測試SoC的目的；本發(fā)明通過改進IP內(nèi)核集成的外圍電路，實現(xiàn)層次化SoC中內(nèi)核外核并行同步測試，最終達到減少測試時間的目的。

本發(fā)明的目的可以通過以下技術(shù)方案實現(xiàn)：一種基于IEEE1149和IEEE1500標準的層次化SoC測試方案，包括IEEE1500標準協(xié)議和層次性SoC架構(gòu)；