[發明專利]一種基于IEEE1149和IEEE1500標準的層次化SoC測試方案

有效

• 申請號: 202110649053.6
• 申請日: 2021-06-10
• 公開（公告）號: CN113433448B
• 公開（公告）日: 2022-05-03
• 發明（設計）人: 梅張雄;程晟;邱芬
• 申請（專利權）人: 北京聯盛德微電子有限責任公司
• 主分類號: G01R31/28
• 分類號: G01R31/28
• 代理公司: 北京中譽至誠知識產權代理事務所(普通合伙) 11858
• 代理人: 張平力

1.一種基于IEEE1149和IEEE1500標準的層次化SoC測試方案，其特征在于，包括IEEE1500標準協議和層次性SoC架構；

所述IEEE1500標準協議用于獨立的進行SoC內部單個嵌入式內核測試；并通過在嵌入式內核與系統之間定義內核測試接口來標準化IP內核測試結構，以便通過內核訪問機制促進內核的測試復用；

所述層次性SoC架構的最大特點是IP內核嵌套；所述層次性SoC架構包括內核A、內核B、內核C和內核D；其中內核D嵌套于內核C中；所述內核A、內核B和內核C相互不嵌套；

所述IEEE1500標準協議用于完成內核的測試和隔離；其中，IEEE1149.1標準用于為SoC提供測試存取端口，所述測試存取端口用于管理SoC內部所有指令寄存器的串行接口信號，以便通過邊界掃描對IEEE1500測試架構進行訪問；同時，所述IEEE1149.1標準的TAP控制器用于為每個內核的IEEE1500測試封裝單元提供WSC控制信號；所述IEEE1149.1和IEEE1500測試標準相結合的SoC內核測試架構用于實現嵌入式內核的測試隔離，完成不同內核的測試，分區測試塊之間的切換，達到完整測試SoC的目的；

在層次化SoC中，需要對頂層電路和每個內核進行內部測試；其中，所述內核C的測試需要內核D處于隔離狀態即內核D的Wrapper處于外測試模式下才能進行，IP內核集成的外圍電路用于實現層次化SoC中內核外核并行同步測試；具體測試步驟為：

步驟一：通過頂層JTAG電路配置內核C和內核D的IEEE1500控制器進入內測模式，其余內核的IEEE1500控制器應處于外測模式即隔離狀態；

步驟二：通過端口I1、I2、I3和WSI向內核C和內核D施加測試激勵；

步驟三：檢查端口O1、O2、O3和WSO的輸出響應，判斷內核C和內核D是否失效；

步驟四：通過頂層JTAG電路配置內核C和內核D的IEEE1500控制器進入外測模式，開始測試其他內核；

步驟五：所有內核測試完畢后，進行頂層電路測試；

所述外測試模式用于IP核外部電路測試，輸入wrapper單元用于捕獲外部電路的響應，而輸出wrapper單元用于向外圍電路提供激勵。