[發(fā)明專(zhuān)利]FPGA芯片測(cè)試方法、裝置、系統(tǒng)及存儲(chǔ)介質(zhì)

有效

• 申請(qǐng)?zhí)枺?/td>: 202110644106.5
• 申請(qǐng)日: 2021-06-09
• 公開(kāi)（公告）號(hào): CN113376514B
• 公開(kāi)（公告）日: 2022-04-15
• 發(fā)明（設(shè)計(jì)）人: 張家華;劉偉;劉樂(lè);魏寅;曾巖;趙海洋;孔曉琳;李安平
• 申請(qǐng)（專(zhuān)利權(quán)）人: 深圳米飛泰克科技股份有限公司
• 主分類(lèi)號(hào): G01R31/3185
• 分類(lèi)號(hào): G01R31/3185
• 代理公司: 深圳中一聯(lián)合知識(shí)產(chǎn)權(quán)代理有限公司 44414
• 代理人: 龍歡

本申請(qǐng)實(shí)施例適用于芯片測(cè)試技術(shù)領(lǐng)域，提供一種FPGA芯片測(cè)試方法、裝置、系統(tǒng)及計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)。方法包括：根據(jù)測(cè)試項(xiàng)目向配置芯片發(fā)送配置數(shù)據(jù)，以使配置芯片將配置數(shù)據(jù)燒入被測(cè)FPGA芯片，配置芯片設(shè)置在自動(dòng)測(cè)試設(shè)備上；向自動(dòng)測(cè)試設(shè)備發(fā)送測(cè)試激勵(lì)數(shù)據(jù)，接收來(lái)自自動(dòng)測(cè)試設(shè)備的測(cè)試響應(yīng)結(jié)果。本申請(qǐng)通過(guò)設(shè)置在自動(dòng)測(cè)試設(shè)備上的配置芯片，根據(jù)測(cè)試項(xiàng)目將配置數(shù)據(jù)發(fā)送到被測(cè)FPGA芯片，克服了現(xiàn)有自動(dòng)測(cè)試設(shè)備不具備芯片配置功能的問(wèn)題，無(wú)需制作FPGA芯片測(cè)試板，可隨時(shí)通過(guò)測(cè)試軟件向被測(cè)FPGA芯片發(fā)送配置信息，無(wú)需反復(fù)上下電插拔測(cè)試板，為FPGA芯片測(cè)試節(jié)省大量配置時(shí)間，提升測(cè)試效率。

技術(shù)領(lǐng)域

本申請(qǐng)屬于芯片測(cè)試技術(shù)領(lǐng)域，尤其涉及一種FPGA芯片測(cè)試方法、裝置、系統(tǒng)及計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)。

背景技術(shù)

隨著FPGA器件在生產(chǎn)生活中的應(yīng)用逐漸廣泛，F(xiàn)PGA器件的工藝技術(shù)發(fā)展越來(lái)越受到國(guó)家的重視。而FPGA測(cè)試技術(shù)作為FPGA芯片研發(fā)和生產(chǎn)中必不可少的一環(huán)，也需要不斷改進(jìn)以滿(mǎn)足快速發(fā)展的FPAG芯片的測(cè)試要求。

FPGA是一種事先無(wú)功能器件，只包含大量重復(fù)IOB(輸入輸出模塊)，CLB(可配置邏輯塊)和布線(xiàn)信道等并不復(fù)雜的基本單元。目前主要采用自動(dòng)測(cè)試設(shè)備(ATE)測(cè)試FPGA。然而，F(xiàn)PGA管腳少則上百，多則上千，每次完成FPGA配置，F(xiàn)PGA就具有一定功能，想要完成對(duì)FPGA內(nèi)部資源的完整測(cè)試，需要多次下載配置圖形，反復(fù)施加激勵(lì)并回收測(cè)試響應(yīng)，以及通過(guò)對(duì)測(cè)試響應(yīng)數(shù)據(jù)的分析來(lái)診斷FPGA的故障類(lèi)型。另外，通過(guò)ATE完成測(cè)試中配置功能時(shí)，需要人工或電腦多次反復(fù)的專(zhuān)門(mén)編程修改配置數(shù)據(jù)，以生成測(cè)試系統(tǒng)可執(zhí)行的測(cè)試激勵(lì)形式。

現(xiàn)有的ATE不具備FPGA配置功能，傳統(tǒng)的FPGA測(cè)試是先由計(jì)算機(jī)將配置數(shù)據(jù)下載到測(cè)試板的配置存儲(chǔ)器芯片中，再將該安裝了被測(cè)FPGA的測(cè)試板安裝至ATE，上電之后由該存儲(chǔ)器芯片對(duì)FPGA進(jìn)行配置。完成一次測(cè)試后，需要將測(cè)試板下電后拔出，再使用計(jì)算機(jī)把下一次測(cè)試的配置數(shù)據(jù)下載到配置存儲(chǔ)器芯片上，非常耗時(shí)。FPGA的測(cè)試時(shí)間的花費(fèi)是FPGA成本的重要組成部分。FPGA配置時(shí)間往往決定了FPGA的測(cè)試時(shí)間。隨著FPGA規(guī)模增大，F(xiàn)PGA配置次數(shù)會(huì)呈幾何指數(shù)增加，對(duì)FPGA內(nèi)部資源的遍歷測(cè)試，也會(huì)極為耗時(shí)，雖然理論上可以實(shí)現(xiàn)，但難以在生產(chǎn)中進(jìn)行應(yīng)用。

發(fā)明內(nèi)容

本申請(qǐng)實(shí)施例提供了一種FPGA芯片測(cè)試方法、裝置、系統(tǒng)及計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)，可以將配置信息隨時(shí)更新到被測(cè)FPGA芯片，無(wú)需制作測(cè)試板，也無(wú)需反復(fù)上下電插拔測(cè)試板。

第一方面，本申請(qǐng)實(shí)施例提供了一種FPGA芯片測(cè)試方法，包括：

根據(jù)測(cè)試項(xiàng)目向配置芯片發(fā)送配置數(shù)據(jù)，以使所述配置芯片將所述配置數(shù)據(jù)燒入被測(cè)FPGA芯片，所述配置芯片設(shè)置在自動(dòng)測(cè)試設(shè)備上；

向所述自動(dòng)測(cè)試設(shè)備發(fā)送測(cè)試激勵(lì)數(shù)據(jù)，以使所述自動(dòng)測(cè)試設(shè)備向所述被測(cè)FPGA芯片發(fā)送所述測(cè)試激勵(lì)數(shù)據(jù)；

接收來(lái)自所述自動(dòng)測(cè)試設(shè)備的測(cè)試響應(yīng)結(jié)果，所述測(cè)試響應(yīng)結(jié)果為所述自動(dòng)測(cè)試設(shè)備從所述被測(cè)FPGA芯片獲得的，且是所述被測(cè)FPGA芯片根據(jù)所述配置數(shù)據(jù)實(shí)現(xiàn)相應(yīng)功能產(chǎn)生的。

示例性的，若所述測(cè)試項(xiàng)目為IOB功能測(cè)試，則相應(yīng)的配置數(shù)據(jù)包括第一配置數(shù)據(jù)和第二配置數(shù)據(jù)；

所述第一配置數(shù)據(jù)為響應(yīng)于第一配置操作獲得的數(shù)據(jù)，所述第一配置操作包括：在所述被測(cè)FPGA包含的所有IOB單元中去除時(shí)鐘輸入IOB單元和復(fù)位輸入IOB單元，將其余IOB單元配置為多個(gè)IOB測(cè)試對(duì)，其中，每個(gè)所述IOB測(cè)試對(duì)包括一個(gè)具備寄存器的輸入IOB單元和一個(gè)具備寄存器的輸出IOB單元；以及將一個(gè)IOB測(cè)試對(duì)的輸出IOB單元與另一個(gè)IOB測(cè)試對(duì)的輸入IOB單元連接，使得所有的IOB測(cè)試對(duì)連接成移位寄存器鏈，其中，所述移位寄存器鏈的首位IOB測(cè)試對(duì)的輸入IOB單元作為所述移位寄存器鏈的輸入端口，所述移位寄存器鏈的末位IOB測(cè)試對(duì)的輸出IOB單元作為所述移位寄存器鏈的輸出端口；