[發(fā)明專利]半導(dǎo)體存儲(chǔ)裝置及半導(dǎo)體存儲(chǔ)裝置的制造方法

在審

• 申請(qǐng)?zhí)枺?/td>: 202110632543.5
• 申請(qǐng)日: 2021-06-07
• 公開(kāi)（公告）號(hào): CN115050747A
• 公開(kāi)（公告）日: 2022-09-13
• 發(fā)明（設(shè)計(jì)）人: 鹿嶋孝之
• 申請(qǐng)（專利權(quán)）人: 鎧俠股份有限公司
• 主分類號(hào): H01L27/11524
• 分類號(hào): H01L27/11524;H01L27/11556;H01L27/1157;H01L27/11582
• 代理公司: 華進(jìn)聯(lián)合專利商標(biāo)代理有限公司 44224
• 代理人: 王程

實(shí)施方式提供具有高可靠性的半導(dǎo)體存儲(chǔ)裝置及其制造方法。半導(dǎo)體存儲(chǔ)裝置具備：第1層疊體，其具備具有第1平均晶體粒徑的第1多晶半導(dǎo)體層、具有與第1平均晶體粒徑相比較小的第2平均晶體粒徑的第2多晶半導(dǎo)體層、第1多晶半導(dǎo)體層與第2多晶半導(dǎo)體層之間的中間層、與第2多晶半導(dǎo)體層相接設(shè)置且具有與第1平均晶體粒徑相比較小的第3平均晶體粒徑的第3多晶半導(dǎo)體層；第2層疊體，其設(shè)置于第1層疊體的上方，具有多個(gè)導(dǎo)電層和多個(gè)絕緣層，各個(gè)導(dǎo)電層及各個(gè)絕緣層交替層疊且沿第1方向延伸；半導(dǎo)體層，其沿與第1方向相交的第2方向貫穿第2層疊體，與第3多晶半導(dǎo)體層相接設(shè)置；以及存儲(chǔ)器層，其沿第2方向貫穿第2層疊體，在第1方向上設(shè)置于半導(dǎo)體層與導(dǎo)電層之間。

相關(guān)申請(qǐng)

本申請(qǐng)要求以日本專利申請(qǐng)2021-36203號(hào)(申請(qǐng)日：2021年3月8日)為基礎(chǔ)申請(qǐng)的優(yōu)先權(quán)。本申請(qǐng)通過(guò)參照該基礎(chǔ)申請(qǐng)而包含基礎(chǔ)申請(qǐng)的所有內(nèi)容。

技術(shù)領(lǐng)域

本發(fā)明的實(shí)施方式涉及半導(dǎo)體存儲(chǔ)裝置及半導(dǎo)體存儲(chǔ)裝置的制造方法。

背景技術(shù)

近年來(lái)，已知在存儲(chǔ)單元陣列的下方具備周邊電路的半導(dǎo)體存儲(chǔ)裝置。

發(fā)明內(nèi)容

實(shí)施方式提供具有高可靠性的半導(dǎo)體存儲(chǔ)裝置及其制造方法。

實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置具備：第1層疊體，其具備具有第1平均晶體粒徑的第1多晶半導(dǎo)體層、具有與第1平均晶體粒徑相比較小的第2平均晶體粒徑的第2多晶半導(dǎo)體層、設(shè)置于第1多晶半導(dǎo)體層與第2多晶半導(dǎo)體層之間的中間層、與第2多晶半導(dǎo)體層相接設(shè)置且具有與第1平均晶體粒徑相比較小的第3平均晶體粒徑的第3多晶半導(dǎo)體層；第2層疊體，其設(shè)置于第1層疊體的上方，具有多個(gè)導(dǎo)電層和多個(gè)絕緣層，各個(gè)導(dǎo)電層及各個(gè)絕緣層交替層疊且沿第1方向延伸；半導(dǎo)體層，其沿與第1方向相交的第2方向貫穿第2層疊體，與第3多晶半導(dǎo)體層相接設(shè)置；以及存儲(chǔ)器層，其沿第2方向貫穿第2層疊體，在第1方向上設(shè)置于半導(dǎo)體層與導(dǎo)電層之間。

附圖說(shuō)明

圖1是表示存儲(chǔ)器系統(tǒng)的構(gòu)成例的框圖。

圖2是表示存儲(chǔ)單元陣列110的電路構(gòu)成的電路圖。

圖3是用于說(shuō)明半導(dǎo)體存儲(chǔ)裝置的截面構(gòu)造例的截面示意圖。

圖4是表示圖3的局部的放大圖。

圖5是用于說(shuō)明半導(dǎo)體存儲(chǔ)裝置的制造方法例的流程圖。

圖6至圖14是表示半導(dǎo)體存儲(chǔ)裝置的制造中途的截面構(gòu)造的一個(gè)例子的圖。

圖15是表示塊擦除動(dòng)作中施加擦除脈沖時(shí)的各配線的電壓的時(shí)序圖。

圖16是用于說(shuō)明使磷擴(kuò)散至半導(dǎo)體層234的方法例的示意圖。

圖17是表示X-Y平面中的半導(dǎo)體層214與存儲(chǔ)柱MP之間的重疊部的示意圖。

具體實(shí)施方式

以下，參照附圖說(shuō)明實(shí)施方式。附圖記載的各構(gòu)成要素的厚度與平面尺寸之間的關(guān)系、各構(gòu)成要素的厚度的比例等有可能與實(shí)物不同。另外，在實(shí)施方式中，對(duì)于實(shí)質(zhì)上相同的構(gòu)成要素，標(biāo)注相同的標(biāo)號(hào)，適當(dāng)?shù)厥÷哉f(shuō)明。

圖1是表示存儲(chǔ)器系統(tǒng)的構(gòu)成例的框圖。存儲(chǔ)器系統(tǒng)具備半導(dǎo)體存儲(chǔ)裝置101和存儲(chǔ)器控制器102。

半導(dǎo)體存儲(chǔ)裝置101包括存儲(chǔ)單元陣列110、命令寄存器111、地址寄存器112、定序器113、驅(qū)動(dòng)器114、行解碼器115和感測(cè)放大器116。

存儲(chǔ)單元陣列110包含多個(gè)區(qū)塊BLK【BLK0～BLK(L－1)(L為2以上的自然數(shù))】。區(qū)塊BLK是非易失地存儲(chǔ)數(shù)據(jù)的多個(gè)存儲(chǔ)晶體管MT的集合。

存儲(chǔ)單元陣列110經(jīng)由多個(gè)位線BL與感測(cè)放大器116連接。如后述所示，存儲(chǔ)單元陣列110包括多個(gè)字線WL，經(jīng)由該多個(gè)字線WL與行解碼器115連接。各存儲(chǔ)晶體管MT(存儲(chǔ)單元)與多個(gè)字線WL之一及多個(gè)位線BL之一連接。