[發明專利]半導體存儲裝置及其制造方法

在審

• 申請號: 202110632291.6
• 申請日: 2021-06-07
• 公開（公告）號: CN115117075A
• 公開（公告）日: 2022-09-27
• 發明（設計）人: 井野光能
• 申請（專利權）人: 鎧俠股份有限公司
• 主分類號: H01L27/11565
• 分類號: H01L27/11565;H01L27/1157;H01L27/11582
• 代理公司: 北京市中咨律師事務所 11247
• 代理人: 萬利軍;段承恩

實施方式提供能夠實現高集成化的半導體存儲裝置及其制造方法。實施方式的半導體存儲裝置具備：半導體層；多個導電層，分別分開地設置于半導體層的上方，在第1方向上延伸；以及第1存儲柱，第1存儲柱具有：第1絕緣膜，貫穿多個導電層而設置，在包含第1方向和與第1方向交叉的第2方向的面內具有橢圓形狀、長圓形形狀或圓角長方形形狀；和多個第1溝道，在第1絕緣膜的內部，分別貫穿多個導電層而設置，在第1絕緣膜的第1長軸的方向上相對，在面內分別具有中央附近的厚度最厚且厚度朝向兩端變薄的形狀。

關聯申請

本申請享受以日本專利申請2021-46668號(申請日：2021年3月19日)為基礎申請的優先權。本申請通過參照該基礎申請而包括基礎申請的全部內容。

技術領域

本發明的實施方式涉及半導體存儲裝置及其制造方法。

背景技術

大容量的非易失性存儲器正在被開發。該大容量的非易失性存儲器能夠實現低電壓/低電流動作、高速開關、存儲單元(cell)的微細化/高集成化。

在大容量的非易失性存儲器所具備的存儲單元陣列中，排列有許多被稱作位線及字線的金屬布線。對連接于單元的位線和字線施加電壓，向與位線和字線對應的1個存儲單元寫入數據。提出了具備層疊體的將存儲單元進行了3維排列而成的半導體存儲裝置，該層疊體是將成為上述字線的導電層和絕緣層交替層疊而成的。

發明內容

實施方式提供能夠實現高集成化的半導體存儲裝置及其制造方法。

實施方式的半導體存儲裝置具備：半導體層；多個導電層，分別分開地設置于半導體層的上方，在第1方向上延伸；以及第1存儲柱，該第1存儲柱具有：第1絕緣膜，貫穿多個導電層而設置，在包含第1方向和與第1方向交叉的第2方向的面內具有橢圓形狀、長圓形形狀或圓角長方形形狀；和多個第1溝道，在第1絕緣膜的內部，分別貫穿多個導電層而設置，在第1絕緣膜的第1長軸的方向上相對，在面內分別具有中央附近的厚度最厚且厚度朝向兩端變薄的形狀。

附圖說明

圖1是第1實施方式的半導體存儲裝置的框圖。

圖2是第1實施方式的存儲單元陣列所包含的1個塊(block,區塊)BLK的電路圖。

圖3是第1實施方式的半導體存儲裝置的主要部分的示意剖視圖。

圖4是第1實施方式的半導體存儲裝置的主要部分的示意剖視圖。

圖5是第1實施方式的半導體存儲裝置的主要部分的示意剖視圖。

圖6是第1實施方式的存儲柱MP的示意剖視圖。

圖7是第1實施方式的存儲柱MP的另一例的示意剖視圖。

圖8是示出第1實施方式的半導體存儲裝置的制造工序的示意圖。

圖9是示出第1實施方式的半導體存儲裝置的制造工序的示意圖。

圖10是示出第1實施方式的半導體存儲裝置的制造工序的示意圖。

圖11是示出第1實施方式的半導體存儲裝置的制造工序的示意圖。

圖12是示出第1實施方式的半導體存儲裝置的制造工序的示意圖。

圖13是第2實施方式的半導體存儲裝置的主要部分的示意剖視圖。

圖14是示出第2實施方式的存儲柱MP的排列的示意剖視圖。

圖15是第3實施方式的半導體存儲裝置的主要部分的示意剖視圖。

附圖標記說明