[發(fā)明專利]基于憶阻器交叉陣列的邏輯門電路及與非門、或非門實(shí)現(xiàn)方法

有效

• 申請?zhí)枺?/td>: 202110626491.0
• 申請日: 2021-06-04
• 公開（公告）號: CN113285710B
• 公開（公告）日: 2023-01-20
• 發(fā)明（設(shè)計(jì)）人: 劉鵬;武繼剛;姚廉;鐘悅航
• 申請（專利權(quán)）人: 廣東工業(yè)大學(xué)
• 主分類號: H03K19/20
• 分類號: H03K19/20
• 代理公司: 廣州粵高專利商標(biāo)代理有限公司 44102
• 代理人: 劉俊

本發(fā)明針對現(xiàn)有技術(shù)的局限性，提出了一種基于憶阻器交叉陣列的邏輯門電路及與非門、或非門實(shí)現(xiàn)方法，電路主要包括兩個(gè)連接時(shí)鐘信號的電壓控制器以及由若干憶阻器組成的憶阻器交叉陣列；其能夠?qū)⑻N(yùn)含邏輯以及非蘊(yùn)含邏輯集成到同一個(gè)憶阻器交叉陣列中，在使用時(shí)通過兩種憶阻邏輯的不同組合操作實(shí)現(xiàn)與非邏輯門以及或非邏輯門，本發(fā)明提供的方案能夠減少實(shí)現(xiàn)與非、或非門的操作步驟和憶阻器開銷，大幅降低整體的能耗。

技術(shù)領(lǐng)域

本發(fā)明涉及數(shù)字電路技術(shù)領(lǐng)域，具體涉及憶阻器在實(shí)現(xiàn)與非門、或非門方面的應(yīng)用，更具體地，涉及一種基于憶阻器交叉陣列的邏輯門電路。

背景技術(shù)

隨著半導(dǎo)體制造工藝技術(shù)的發(fā)展，集成電路的集成度和復(fù)雜度日益增加，其特征尺寸不斷縮小，目前已經(jīng)達(dá)到了納米級。在納米級工藝階段，IC面臨越來越多的問題。憶阻器作為一種新型納米器件，具有尺寸小、能耗超低以及讀寫時(shí)間短等優(yōu)點(diǎn)，并且能夠嵌入到交叉陣列中，是實(shí)現(xiàn)大規(guī)模存儲的關(guān)鍵。

憶阻器除了能夠進(jìn)行數(shù)據(jù)存儲，同時(shí)還能用來進(jìn)行邏輯計(jì)算。目前已有多種基于憶阻器的邏輯被提出，并且已經(jīng)應(yīng)用到交叉陣列中實(shí)現(xiàn)基本邏輯門電路。但是如公告日為2018.01.26，公布號為CN105356876B的中國申請專利：基于憶阻器的邏輯門電路所示，將單個(gè)邏輯應(yīng)用到交叉陣列中實(shí)現(xiàn)復(fù)雜電路時(shí)，由于邏輯操作單一，導(dǎo)致操作步驟繁瑣，并且憶阻器開銷較大，因此現(xiàn)有技術(shù)仍具有不少局限性。

發(fā)明內(nèi)容

針對現(xiàn)有技術(shù)的局限，本發(fā)明提出一種基于憶阻器交叉陣列的邏輯門電路及與非門、或非門實(shí)現(xiàn)方法，本發(fā)明采用的技術(shù)方案是：

一種基于憶阻器交叉陣列的邏輯門電路，包括W條字線WL_w，{w＝1,2…W}，B條位線BL_b，{b＝1,2…B}，第一電壓控制器，第二電壓控制器以及{W*B}個(gè)憶阻器M_wb；

其中，各字線WL_w分別與各位線BL_b相交；各位線BL_b的一端分別作為輸入端連接所述第一電壓控制器的輸出端，另一端分別依序連接一個(gè)模擬開關(guān)以及一個(gè)電阻后接地；各字線WL_w的一端分別作為輸入端連接所述第二電壓控制器的輸出端，另一端分別依序連接一個(gè)模擬開關(guān)以及一個(gè)電阻后接地；

所述第一電壓控制器的輸入端連接第一時(shí)鐘信號CLK1；所述第二電壓控制器的輸入端連接第二時(shí)鐘信號CLK2；

各憶阻器M_wb的正極連接對應(yīng)下標(biāo)的字線WL_w，負(fù)極連接對應(yīng)下標(biāo)的位線BL_b。

相較于現(xiàn)有技術(shù)，本發(fā)明提供了一種基于憶阻器交叉陣列的邏輯門電路，其能夠?qū)⑻N(yùn)含邏輯以及非蘊(yùn)含邏輯集成到同一個(gè)憶阻器交叉陣列中，通過兩種憶阻邏輯的不同組合實(shí)現(xiàn)與非邏輯門以及或非邏輯門，能夠減少實(shí)現(xiàn)與非、或非門的操作步驟和憶阻器開銷，大幅降低整體的能耗。

進(jìn)一步的，所述憶阻器M_wb以阻值的形式存儲輸入量P或輸入量Q或邏輯運(yùn)算結(jié)果，處于高阻R_OFF狀態(tài)時(shí)表示邏輯0，低阻R_ON狀態(tài)時(shí)表示邏輯1。

進(jìn)一步的，在邏輯運(yùn)算的過程中：

根據(jù)存儲了輸入量P的憶阻器M_P以及存儲了輸入量Q的憶阻器M_Q，從其它憶阻器M_wb中選擇用于輔助運(yùn)算并存儲邏輯運(yùn)算結(jié)果的憶阻器M_A；

根據(jù)憶阻器M_P、憶阻器M_Q以及憶阻器M_A，控制對應(yīng)下標(biāo)的字線WL_w或位線BL_b的模擬開關(guān)閉合連通當(dāng)前階段的待運(yùn)算電路。