[發明專利]基于憶阻器交叉陣列的邏輯門電路及與非門、或非門實現方法

有效

• 申請號: 202110626491.0
• 申請日: 2021-06-04
• 公開（公告）號: CN113285710B
• 公開（公告）日: 2023-01-20
• 發明（設計）人: 劉鵬;武繼剛;姚廉;鐘悅航
• 申請（專利權）人: 廣東工業大學
• 主分類號: H03K19/20
• 分類號: H03K19/20
• 代理公司: 廣州粵高專利商標代理有限公司 44102
• 代理人: 劉俊

1.一種基于憶阻器交叉陣列的邏輯門電路，其特征在于，包括W條字線WL_w，{w＝1,2…W}，B條位線BL_b，{b＝1,2…B}，第一電壓控制器(1)，第二電壓控制器(2)以及{W*B}個憶阻器M_wb；

其中，各字線WL_w分別與各位線BL_b相交；各位線BL_b的一端分別作為輸入端連接所述第一電壓控制器(1)的輸出端，另一端分別依序連接一個模擬開關以及一個電阻后接地；各字線WL_w的一端分別作為輸入端連接所述第二電壓控制器(2)的輸出端，另一端分別依序連接一個模擬開關以及一個電阻后接地；

所述第一電壓控制器(1)的輸入端連接第一時鐘信號CLK1；所述第二電壓控制器(2)的輸入端連接第二時鐘信號CLK2；

各憶阻器M_wb的正極連接對應下標的字線WL_w，負極連接對應下標的位線BL_b；

在邏輯運算的過程中：

根據存儲了輸入量P的憶阻器M_P以及存儲了輸入量Q的憶阻器M_Q，從其它憶阻器M_wb中選擇用于輔助運算并存儲邏輯運算結果的憶阻器M_A；

根據憶阻器M_P、憶阻器M_Q以及憶阻器M_A，控制對應下標的字線WL_w或位線BL_b的模擬開關閉合連通當前階段的待運算電路。

2.根據權利要求1所述的基于憶阻器交叉陣列的邏輯門電路，其特征在于，所述憶阻器M_wb以阻值的形式存儲輸入量P或輸入量Q或邏輯運算結果，處于高阻R_OFF狀態時表示邏輯0，低阻R_ON狀態時表示邏輯1。

3.根據權利要求1所述的基于憶阻器交叉陣列的邏輯門電路，其特征在于，在邏輯運算的過程中，所述第一時鐘信號CLK1以及第二時鐘信號CLK2控制已連通的待運算電路執行蘊含邏輯或者非蘊含邏輯：所述第一時鐘信號CLK1以及第二時鐘信號CLK2為高電平時表示邏輯1，待運算電路執行非蘊含邏輯；時鐘信號為低電平時代表邏輯0，待運算電路執行蘊含邏輯。

4.根據權利要求3所述的基于憶阻器交叉陣列的邏輯門電路，其特征在于，若憶阻器M_P以及憶阻器M_Q正極連接的字線WL_w相同，則憶阻器M_A為正極連接了該字線WL_w的其它憶阻器M_wb之一；

若憶阻器M_P以及憶阻器M_Q負極連接的位線BL_b相同，則憶阻器M_A為負極連接了該位線BL_b的其它憶阻器M_wb之一。

5.根據權利要求3所述的基于憶阻器交叉陣列的邏輯門電路，其特征在于，若憶阻器M_P以及憶阻器M_Q正極連接的字線WL_w不相同，負極連接的位線BL_b也不相同，則憶阻器M_A為：正極連接的字線WL_w與憶阻器M_P相同且負極連接的位線BL_b與憶阻器M_Q相同的其它憶阻器M_wb，或正極連接的字線WL_w與憶阻器M_Q相同且負極連接的位線BL_b與憶阻器M_P相同的其它憶阻器M_wb。

6.根據權利要求1至4任一項所述的基于憶阻器交叉陣列的邏輯門電路，其特征在于，包括3條字線WL_w，{w＝1,2,3}，3條位線BL_b，{b＝1,2…3}以及9個憶阻器M_wb。