[發明專利]一種時鐘補償方法及裝置

在審

• 申請號: 202110594147.8
• 申請日: 2021-05-28
• 公開（公告）號: CN113485523A
• 公開（公告）日: 2021-10-08
• 發明（設計）人: 許良掌
• 申請（專利權）人: 新華三信息安全技術有限公司
• 主分類號: G06F1/10
• 分類號: G06F1/10;G06F1/12
• 代理公司: 暫無信息
• 代理人: 暫無信息

本申請涉及時鐘同步技術領域，特別涉及一種時鐘補償方法及裝置。該方法應用于網絡設備的主控板，所述主控板包括主時鐘芯片，所述方法包括：獲取所述主時鐘芯片的時間點T，并獲取所述主時鐘芯片的輸出管腳至所述網絡設備的輸出接口之間的傳輸時延TX_DELAY；將所述主時鐘芯片的時間點T和所述傳輸時延TX_DELAY之和，確定為所述主時鐘芯片傳輸至所述網絡設備的輸出接口的時間點T1；將所述時間點T1通過所述網絡設備的輸出接口傳輸至其他網絡設備，以使得所述其他網絡設備基于所述時間點T1進行時鐘同步。

技術領域

本申請涉及時鐘同步技術領域，特別涉及一種時鐘補償方法及裝置。

背景技術

隨著TD-SCDMA、TD-LTE系統高精度時間地面傳送需求的出現，要求網絡設備和基站設備等提供各種類型的高精度時間同步接口，中國移動提出的1PPS+TOD高精度時間同步接口的技術，并制定高精度時間同步1PPS+TOD接口規范。其中GPS衛星定位系統接收機輸出時鐘同步采用了1PPS+TOD接口，同時各大時鐘芯片廠商均支持1PPS+TOD的時鐘輸入和輸出模式。

1PPS+TOD同步技術，每秒同步一次時間，即每次同步的是整秒時刻，1PPS是整秒脈沖，而時間攜帶在TOD幀里。隨著無限通信網絡的發展，網絡在峰值速率、網絡時延、系統容量等性能指標方面將出現大幅度的提升，由此對系統的時間同步的要求逐步的提高，其中PTP協議精度已經達到誤差在幾十ns以下級別，那么1PPS同步延遲同樣需要達到這個要求，此時1PPS信號在設備輸入和輸出的走線延遲將無法忽略，必須做精確的補償。

目前，一種時鐘補償方式為，在時鐘芯片1PPS輸出和設備連接口之間，增加FPGA，把1PPS走線延遲補償到FPGA中，由FPGA實現部分時鐘芯片的時間(Counter計數)遞增功能，并輸出1PPS信號。然而，在時鐘芯片1PPS輸出和設備連接口之間增加FPGA芯片，需要FPGA實現時鐘芯片RTC的功能，對FPGA要求較高。同時1PPS由FPGA產生，則時鐘芯片輸出的1PPS變化，需要在下一個周期才能在FPGA輸出的1PPS體現出來，即延遲了1秒，時鐘補償及時性不高。

發明內容

本申請提供了一種時鐘補償方法及裝置，用以解決現有技術中存在的時鐘補償及時性不高的問題。

第一方面，本申請提供了一種時鐘補償方法，應用于網絡設備的主控板，所述主控板包括主時鐘芯片，所述方法包括：

獲取所述主時鐘芯片的時間點T，并獲取所述主時鐘芯片的輸出管腳至所述網絡設備的輸出接口之間的傳輸時延TX_DELAY；

將所述主時鐘芯片的時間點T和所述傳輸時延TX_DELAY之和，確定為所述主時鐘芯片傳輸至所述網絡設備的輸出接口的時間點T1；

將所述時間點T1通過所述網絡設備的輸出接口傳輸至其他網絡設備，以使得所述其他網絡設備基于所述時間點T1進行時鐘同步。

可選地，若所述網絡設備不存在時間源輸入；則獲取所述主時鐘芯片的時間點T的步驟包括：

將本地系統時間確定為所述主時鐘芯片的時間點T；

若所述網絡設備存在時間源輸入，則獲取所述主時鐘芯片的時間點T的步驟包括：

獲取所述時間源的時間點T’，并確定所述網絡設備的輸入接口至所述主時鐘芯片的輸入管腳之間的傳輸時延RX_DELAY；

將所述時間源的時間點T’和所述傳輸時延RX_DELAY之和，確定為所述主時鐘芯片的時間點T。

可選地，所述網絡設備還包括線板卡，所述方法還包括：

確定所述主時鐘芯片的輸出管腳至所述線板卡的時鐘芯片的輸入管腳之間的傳輸時延INNER_DELAY；

基于所述時間點T1和所述傳輸時延INNER_DELAY對所述線板卡進行時鐘同步。