[發明專利]基于脈沖觸發的二端口串行數據收發電路及方法

有效

• 申請號: 202110587870.3
• 申請日: 2021-05-28
• 公開（公告）號: CN113282531B
• 公開（公告）日: 2023-08-11
• 發明（設計）人: 陰亞東;廖生燎;任興福;王紀鵬
• 申請（專利權）人: 福州大學
• 主分類號: G06F13/42
• 分類號: G06F13/42
• 代理公司: 福州元創專利商標代理有限公司 35100
• 代理人: 陳鼎桂;蔡學俊

本發明涉及一種基于脈沖觸發的二端口串行數據收電路，包括發送端和接收端；所述接收端包括脈沖觸發器，移位寄存器和串行轉并行模塊；所述發送端時鐘輸出CLK分別連接至脈寬觸發器以及移位寄存器的時鐘輸入端；所述發送端數據輸出MOSI連接至移位寄存器的數據輸入端；所述脈寬觸發器輸出RST信號，作為移位寄存器的復位端，當RST為邏輯高電平時將清除移位寄存器中的內容；所述脈寬觸發器輸出FSH信號連接至串行轉并行模塊的時鐘輸入端，而移位寄存器的輸出逐比特連接至串行轉并行模塊的數據輸入端。本發明電路結構簡單、采用通信協議簡潔，且端口緊湊。

技術領域

本發明涉及脈沖觸發器設計領域，具體涉及一種基于脈沖觸發的二端口串行數據收電路及方法。

背景技術

數據傳輸與接收往往是數據處理過程中的關鍵，傳統的基于SPI、I2C或UART協議的傳輸方式存在通信協議復雜、電路實現復雜、端口數較多等缺點。

發明內容

有鑒于此，本發明的目的在于提供一種基于脈沖觸發的二端口串行數據收發機制及實現電路及方法，電路簡單、采用通信協議簡潔，且端口緊湊，

為實現上述目的，本發明采用如下技術方案：

一種基于脈沖觸發的二端口串行數據收發機制及實現電路，包括發送端和接收端；所述接收端包括脈沖觸發器，移位寄存器和串行轉并行模塊；所述發送端時鐘輸出CLK分別連接至脈寬觸發器以及移位寄存器的時鐘輸入端；所述發送端數據輸出MOSI連接至移位寄存器的數據輸入端；所述脈寬觸發器輸出RST信號，作為移位寄存器的復位端，當RST為邏輯高電平時將清除移位寄存器中的內容；所述脈寬觸發器輸出FSH信號連接至串行轉并行模塊的時鐘輸入端，而移位寄存器的輸出逐比特連接至串行轉并行模塊的數據輸入端。

進一步的，所述脈沖觸發器包括高電平脈寬判決器，低電平脈寬判決器、RS觸發器、邏輯或門；所述高電平脈寬判決器，低電平脈寬判決器輸入信號均為CLK；所述高電平脈寬判決器與RS觸發器的置位端、邏輯或門輸入端分別連接；所述低電平脈寬判決器RS觸發器復位端；所述RS觸發器反向輸出端連接至邏輯或門的另一輸入端；所述或門輸出端產生RST信號，RS觸發器反向輸出端產生FSH信號。

一種基于脈沖觸發的二端口串行數據收電路的控制方法，包括以下步驟：

發送端通過將CLK時鐘設置為邏輯高電平并持續超過T1時間的方式通知接收端數據發送的開始，然后在每個CLK下降沿到來時觸發串行數據的逐位發送，即當CLK下降沿時將數據掛載至MOSI端口，數據發送完畢后將CLK設置為低電平并持續超過T2的時間來表示數據發送的結束；

接收端首先使用脈沖觸發器檢測CLK高/低電平脈沖寬度來開啟/結束數據接收；當脈沖觸發器檢測到CLK高電平持續的時間超過T1時信號TSTR變成邏輯高電平使RS觸發器置位，造成RST變為高電平；當接收完畢時，輸出端并行輸出之前接收的信號。

進一步的，所述脈沖觸發器控制，具體如下：

當脈沖觸發器輸入端CLK上信號的高電平持續時間大于預設閾值T1時，高電平脈寬判決器將TSTR設置為有效電平，此時TSDN設置為無效電平；當脈沖觸發器輸入端CLK上信號的低電平持續時間大于預設閾值T2時，低電平脈寬判決器將TSDN設置為有效電平而TSTR設置為無效電平；當脈沖觸發器輸入端CLK上信號的高電平持續時間小于預設閾值T1或脈沖觸發器輸入端CLK上信號的低電平持續時間小于預設閾值T2時，輸出端TSTR和TSDN保持不變；

TSTR和TSDN輸出至RS觸發器；

根據RS觸發器的反向輸出端和TSTR間的邏輯或門，或門的輸出信號作為移位寄存器的復位端。

進一步的，所述移位寄存器采用高電平復位。

本發明與現有技術相比具有以下有益效果：