[發明專利]基于脈沖觸發的二端口串行數據收發電路及方法

有效

• 申請號: 202110587870.3
• 申請日: 2021-05-28
• 公開（公告）號: CN113282531B
• 公開（公告）日: 2023-08-11
• 發明（設計）人: 陰亞東;廖生燎;任興福;王紀鵬
• 申請（專利權）人: 福州大學
• 主分類號: G06F13/42
• 分類號: G06F13/42
• 代理公司: 福州元創專利商標代理有限公司 35100
• 代理人: 陳鼎桂;蔡學俊

1.一種基于脈沖觸發的二端口串行數據收發電路，包括發送端和接收端；所述接收端包括脈沖觸發器，移位寄存器和串行轉并行模塊；所述發送端的時鐘輸出信號CLK分別連接至脈寬觸發器的時鐘輸入端以及移位寄存器的時鐘輸入端；所述發送端的數據輸出信號MOSI連接至移位寄存器的數據輸入端；所述脈寬觸發器輸出RST信號，作為移位寄存器的復位端，當RST為邏輯高電平時將清除移位寄存器中的內容；所述脈寬觸發器輸出FSH信號連接至串行轉并行模塊的時鐘輸入端，而移位寄存器的輸出逐比特連接至串行轉并行模塊的數據輸入端，所述脈沖觸發器包括高電平脈寬判決器，低電平脈寬判決器、RS觸發器、邏輯或門；所述高電平脈寬判決器，低電平脈寬判決器輸入信號均為發送端的時鐘輸出信號CLK；所述高電平脈寬判決器的輸出端輸出TSTR信號，所述高電平脈寬判決器的輸出端與RS觸發器的置位端、邏輯或門輸入端分別連接；所述低電平脈寬判決器的輸出端輸出TSDN信號，所述低電平脈寬判決器的輸出端與RS觸發器的復位端連接；所述RS觸發器反向輸出端連接至邏輯或門的另一輸入端；所述或門輸出端產生RST信號，RS觸發器反向輸出端產生FSH信號；收發機制只需要時鐘CLK和數據MOSI這兩個端口；通過對時鐘CLK的邊沿信號高低電平持續時間來實現數據傳輸的控制，定義時鐘輸出信號CLK高電平持續時間超過T1作為數據傳輸的開始；時鐘輸出信號CLK為低電平且持續時間超過T2作為數據傳輸結束的標志；時鐘輸出信號CLK下降沿時將數據掛載于MOSI；接收機在時鐘輸出信號CLK上升沿時進行數據接收。

2.一種基于權利要求1所述的基于脈沖觸發的二端口串行數據收發電路的控制方法，其特征在于，包括以下步驟：發送端通過將時鐘輸出信號CLK設置為邏輯高電平并持續超過T1時間的方式通知接收端數據發送的開始，然后在每個時鐘輸出信號CLK的下降沿到來時觸發串行數據的逐位發送，即當時鐘輸出信號CLKK的下降沿時將數據掛載至MOSI端口，數據發送完畢后將CLK設置為低電平并持續超過T2的時間來表示數據發送的結束；

接收端首先使用脈沖觸發器檢測時鐘輸出信號CLK高、低電平脈沖寬度來開啟或者結束數據接收；當脈沖觸發器檢測到時鐘輸出信號CLK高電平持續的時間超過T1時信號TSTR變成邏輯高電平使RS觸發器置位，造成RST變為高電平；當接收完畢時，輸出端并行輸出之前接收的信號；當脈沖觸發器輸入端CLK上信號的高電平持續時間大于預設閾值T1時，高電平脈寬判決器將TSTR設置為有效電平，此時TSDN設置為無效電平；當脈沖觸發器輸入端CLK上信號的低電平持續時間大于預設閾值T2時，低電平脈寬判決器將TSDN設置為有效電平而TSTR設置為無效電平；當脈沖觸發器輸入端CLK上信號的高電平持續時間小于預設閾值T1或脈沖觸發器輸入端CLK上信號的低電平持續時間小于預設閾值T2時，輸出端的TSTR信號和TSDN信號保持不變；TSTR和TSDN輸出至RS觸發器；根據RS觸發器的反向輸出端和TSTR間的邏輯或門，或門的輸出信號作為移位寄存器的復位端；發送端發送n位數據的數據傳輸流程；數據發送開始時，CLK必須維持在高電平且時間大于T1以初始化接收端模塊，發送端內置的時鐘計數器N置0；在CLK變為低電平時，改變MOSI為要輸出的數值，在CLK轉變為低電平并維持TL時間后，CLK變為高電平，此時發送端內置的時鐘計數器N數值加1；然后CLK轉變為高電平并維持在時間TH之后重新變為低電平，之后繼續設置MOSI的值為下一位輸出值，之后繼續重復上述步驟，當時鐘計數器N的數值大于n后數據傳輸完成；如果此時需要繼續發送數據，則CLK時鐘信號高電平持續時間大于T1即可；重復上述操作，直到數據傳輸完成；其中時間參數T1和T2應大于TH和TL；接收端接收n位數據的過程如下：當發送端開始發送數據時，脈沖觸發器檢測到CLK為高電平的持續時間大于T1時，移位寄存器復位，數據傳輸開始；移位寄存器在CLK上升沿時采集MOSI的信號并按順序移位存儲起來，當串行轉并行輸出電路檢測到數據傳輸完成時，輸出端OUTPUT[n-1:0]輸出移位寄存器的n位信號。