[發(fā)明專利]一種基于FPGA的混合架構(gòu)時(shí)間數(shù)字轉(zhuǎn)換方法

有效

• 申請(qǐng)?zhí)枺?/td>: 202110582774.X
• 申請(qǐng)日: 2021-05-26
• 公開（公告）號(hào): CN113114226B
• 公開（公告）日: 2023-02-21
• 發(fā)明（設(shè)計(jì)）人: 曹杰;郝群;李國梁;伍子雄;徐辰宇;鮑春
• 申請(qǐng)（專利權(quán)）人: 北京理工大學(xué)
• 主分類號(hào): H03L7/08
• 分類號(hào): H03L7/08;H03L7/18
• 代理公司: 北京正陽理工知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙) 11639
• 代理人: 鄔曉楠

本發(fā)明公開的一種基于FPGA的混合架構(gòu)時(shí)間數(shù)字轉(zhuǎn)換方法，屬于高精度時(shí)間測量領(lǐng)域。本發(fā)明利用FPGA作為實(shí)現(xiàn)器件，通過細(xì)時(shí)間間隔提取電路，有效地將基于相控時(shí)鐘架構(gòu)和基于TDL架構(gòu)的時(shí)間數(shù)字轉(zhuǎn)換器結(jié)合起來。在保留TDL架構(gòu)高分辨率的特點(diǎn)的同時(shí)利用相控時(shí)鐘架構(gòu)可以將延遲線的長度壓縮多倍的能力，降低基于TDL架構(gòu)TDC的積分非線性度；還同時(shí)保留相控時(shí)鐘架構(gòu)大動(dòng)態(tài)范圍的特點(diǎn)。以達(dá)到兼顧高分辨、大動(dòng)態(tài)范圍同時(shí)線性度優(yōu)異的時(shí)間數(shù)字轉(zhuǎn)換的目的。本發(fā)明可用于激光雷達(dá)測距領(lǐng)域。

技術(shù)領(lǐng)域

本發(fā)明屬于高精度時(shí)間測量領(lǐng)域，尤其涉及一種基于現(xiàn)場可編程門陣列(FPGA)的混合架構(gòu)時(shí)間數(shù)字轉(zhuǎn)換方法。

背景技術(shù)

時(shí)間數(shù)字轉(zhuǎn)換器(Time-to-Digital Converter,TDC)是一種高精度的時(shí)間間隔測量技術(shù)，可廣泛應(yīng)用于航空航天、地質(zhì)測繪、導(dǎo)航通訊、電力傳輸、量子物理研究等諸多領(lǐng)域。特別是近些年隨著基于飛行時(shí)間法(Time of Flight,TOF)的三維激光雷達(dá)系統(tǒng)以及測距模塊進(jìn)入人們的日常生活，時(shí)間數(shù)字轉(zhuǎn)換器也得到了空前的發(fā)展。

目前的各種TDC設(shè)計(jì)架構(gòu)中，抽頭延遲線(Tapped Delay Line,TDL)架構(gòu)是迄今為止研究最多，應(yīng)用最廣泛的TDC架構(gòu)。這主要是因?yàn)榛赥DL架構(gòu)的TDC可以達(dá)到一個(gè)更高的分辨率，而且易于實(shí)施。在FPGA平臺(tái)中，最常用于構(gòu)建延遲線的延遲單元是進(jìn)位鏈原語，這是因?yàn)樵贔PGA中進(jìn)位鏈具有最小內(nèi)部傳播延遲的專用路徑。但是由于工藝、電壓和溫度的影響，基于TDL架構(gòu)的TDC線性度并不理想。特別是在構(gòu)建較長的延遲線時(shí)，會(huì)進(jìn)一步導(dǎo)致TDC的積分非線性度惡化。另一種使用較為廣泛的TDC架構(gòu)是相控時(shí)鐘架構(gòu)，這種架構(gòu)不僅可以降低硬件利用率，而且具有出色的線性度，同時(shí)擁有可以媲美粗計(jì)數(shù)器的動(dòng)態(tài)范圍，但是與TDL架構(gòu)的TDC相比，其最大的缺點(diǎn)就是分辨率并不高。因此，如何設(shè)計(jì)出一種兼顧高分辨率、大動(dòng)態(tài)范圍同時(shí)線性度非常優(yōu)異的TDC成為當(dāng)前研究的主要方向。

發(fā)明內(nèi)容

本發(fā)明公開的一種基于FPGA的混合架構(gòu)時(shí)間數(shù)字轉(zhuǎn)換方法，目的在于提供一種利用FPGA作為實(shí)現(xiàn)器件，有效地將基于相控時(shí)鐘架構(gòu)和基于TDL架構(gòu)的時(shí)間數(shù)字轉(zhuǎn)換器結(jié)合起來。在保留TDL架構(gòu)高分辨率的特點(diǎn)的同時(shí)利用相控時(shí)鐘架構(gòu)可以將延遲線的長度壓縮多倍的能力，降低基于TDL架構(gòu)TDC的積分非線性度；還可以保留相控時(shí)鐘架構(gòu)大動(dòng)態(tài)范圍的特點(diǎn)。以達(dá)到兼顧高分辨、大動(dòng)態(tài)范圍同時(shí)線性度優(yōu)異的時(shí)間數(shù)字轉(zhuǎn)換的目的。本發(fā)明可用于激光雷達(dá)測距領(lǐng)域。

本發(fā)明公開的一種基于FPGA的混合架構(gòu)時(shí)間數(shù)字轉(zhuǎn)換方法，包含以下步驟：

步驟一、將FPGA的板載時(shí)鐘利用鎖相環(huán)(PLL)或混合模式時(shí)鐘管理器(MMCM)進(jìn)行倍頻，生成的同頻等相差相移后的時(shí)鐘信號(hào)。

步驟二、分別利用生成時(shí)鐘信號(hào)的上升沿與下降沿作為觸發(fā)信號(hào)，驅(qū)動(dòng)相同位寬的計(jì)數(shù)器。

利用PLL或MMCM生成的同頻等相差相移后的時(shí)鐘信號(hào)的上升沿和下降沿分別作為單獨(dú)的時(shí)鐘信號(hào)，從Clock1到ClockN的每個(gè)時(shí)鐘都會(huì)分別驅(qū)動(dòng)一個(gè)相同的計(jì)數(shù)器，若各個(gè)計(jì)數(shù)器最終的計(jì)數(shù)值分別為m₁、m₂、m₃……m_N，則相控時(shí)鐘計(jì)時(shí)結(jié)果處理模塊輸出的相控時(shí)鐘架構(gòu)計(jì)時(shí)結(jié)果T₃如式1所示，其中N為計(jì)數(shù)器的個(gè)數(shù)，f為各驅(qū)動(dòng)時(shí)鐘的頻率。其等效于單個(gè)計(jì)數(shù)器在頻率為Nf的驅(qū)動(dòng)時(shí)鐘下進(jìn)行計(jì)數(shù)。在這種計(jì)時(shí)架構(gòu)中，計(jì)時(shí)分辨率τ如公式2所示，計(jì)時(shí)誤差為τ。

將小于τ的部分分別定義為△T1與△T2，△T1為Start信號(hào)的上升沿到與之最相近的時(shí)鐘上升沿之間的時(shí)間間隔信號(hào)，△T2為Stop信號(hào)的上升沿到與之最相近的時(shí)鐘上升沿之間的時(shí)間間隔信號(hào),△T1與△T2相互獨(dú)立。

步驟三、將Start信號(hào)與Stop信號(hào)輸入到輸入信號(hào)處理模塊，輸出閘門信號(hào)Time_En給細(xì)時(shí)間間隔提取模塊。