[發(fā)明專利]一種基于FPGA的混合架構(gòu)時間數(shù)字轉(zhuǎn)換方法

有效

• 申請?zhí)枺?/td>: 202110582774.X
• 申請日: 2021-05-26
• 公開（公告）號: CN113114226B
• 公開（公告）日: 2023-02-21
• 發(fā)明（設(shè)計）人: 曹杰;郝群;李國梁;伍子雄;徐辰宇;鮑春
• 申請（專利權(quán)）人: 北京理工大學
• 主分類號: H03L7/08
• 分類號: H03L7/08;H03L7/18
• 代理公司: 北京正陽理工知識產(chǎn)權(quán)代理事務(wù)所(普通合伙) 11639
• 代理人: 鄔曉楠

1.一種基于FPGA的混合架構(gòu)時間數(shù)字轉(zhuǎn)換方法，其特征在于，包括如下步驟：

步驟一、將FPGA的板載時鐘利用鎖相環(huán)PLL或混合模式時鐘管理器MMCM進行倍頻，生成同頻等相差相移后的時鐘信號；

步驟二、分別利用生成時鐘信號的上升沿與下降沿作為觸發(fā)信號，驅(qū)動相同位寬的計數(shù)器；

步驟二的實現(xiàn)方法為：

利用鎖相環(huán)PLL或混合模式時鐘管理器MMCM生成的同頻等相差相移后的時鐘信號的上升沿和下降沿分別作為單獨的時鐘信號，從Clock1到ClockN的每個時鐘都會分別驅(qū)動一個相同的計數(shù)器，若各個計數(shù)器最終的計數(shù)值分別為m₁、m₂、m₃……m_N，則相控時鐘計時結(jié)果處理模塊輸出的相控時鐘架構(gòu)計時結(jié)果T₃如式1所示，其中N為計數(shù)器的個數(shù)，f為各驅(qū)動時鐘的頻率；其等效于單個計數(shù)器在頻率為Nf的驅(qū)動時鐘下進行計數(shù)；在這種計時架構(gòu)中，計時分辨率τ如公式2所示，計時誤差為τ；

將小于τ的部分分別定義為△T1與△T2，△T1為Start信號的上升沿到與之最相近的時鐘上升沿之間的時間間隔信號，△T2為Stop信號的上升沿到與之最相近的時鐘上升沿之間的時間間隔信號,△T1與△T2相互獨立；

步驟三、將Start信號與Stop信號輸入到輸入信號處理模塊，輸出閘門信號Time_En給細時間間隔提取模塊；

步驟四、將細時間間隔提取模塊的輸出依次經(jīng)過延時鏈計時模塊與溫度計碼轉(zhuǎn)二進制碼模塊；

步驟四的實現(xiàn)方法為：

將輸入信號處理模塊的輸出信號Time_En輸入到細時間間隔提取模塊中；其中細時間間隔提取模塊的輸入信號包含Time_En信號、利用PLL或MMCM生成的同頻等相差相移后的時鐘信號的上升沿和下降沿分別作為單獨的時鐘信號CLK1、CLK2、CLK3…CLKN；細時間間隔提取模塊可以根據(jù)實際中時鐘信號的數(shù)量對電路進行復(fù)制擴展；細時間間隔提取模塊的輸出信號△T1與△T2是脈寬分別等于T1時間間隔與T2時間間隔的脈沖信號；

隨后將細時間間隔提取模塊的輸出依次經(jīng)過延時鏈計時模塊與溫度計碼轉(zhuǎn)二進制碼模塊即可得到延時鏈架構(gòu)的計時結(jié)果；其中延時鏈計時模塊的輸入信號△T1和△T2為細時間間隔提取電路的輸出信號△T1或△T2，輸出信號Q為延時鏈獲得的溫度碼數(shù)據(jù)；延時鏈由FPGA中的進位鏈依次相連構(gòu)成，一共由M個進位鏈構(gòu)成，每個進位鏈都有近似相同的延時τ′；為了在鎖存器REG對進位鏈的輸出進行鎖存時，滿足建立保持時間，在電路結(jié)構(gòu)中加入了緩沖器Buffer，其延時為μ；其中延時鏈的長度需滿足式3所示的關(guān)系，即延時鏈總的延時時間需要大于相控時鐘架構(gòu)的分辨率τ與緩沖器延時μ的和；

M×τ'＞τ+μ (3)

當△T1或△T2輸入延時鏈后，延時鏈中的某幾位進位鏈拉高，則對應(yīng)位的進位鏈產(chǎn)生進位信號C拉高，進位鏈的輸出信號S拉低；當?shù)谝粋€進位鏈與最后一個進位鏈同時為低電平時，即△T1或△T2的高電平部分在進位鏈中傳輸時，將第一個進位鏈和最后一個進位鏈輸入信號進行邏輯或非將得到一個高電平信號a，再將信號a通過緩沖器(Buffer)延時得到信號b；利用信號b的上升沿觸發(fā)鎖存器對延時鏈的輸出進行鎖存，即可得到溫度計碼；

最后溫度計碼轉(zhuǎn)二進制碼模塊，計算出溫度計碼中低電平的個數(shù)n即可得到延時鏈的計時結(jié)果T1或T2，其計時結(jié)果為：

T1＝n×τ'或T2＝n×τ' (4)

步驟五、將延時鏈架構(gòu)的計時結(jié)果與相控時鐘架構(gòu)的計時結(jié)果一起輸入到數(shù)據(jù)處理模塊中處理便可得到最終計時結(jié)果。

2.如權(quán)利要求1所述，一種基于FPGA的混合架構(gòu)時間數(shù)字轉(zhuǎn)換方法，其特征在于，

步驟五的實現(xiàn)方法為：

將相控時鐘架構(gòu)的計時結(jié)果T3與延時鏈架構(gòu)的計時結(jié)果T1和T2一同交由數(shù)據(jù)處理模塊，利用式(5)所示關(guān)系即可得到計時結(jié)果△T；

ΔT＝T3+T1-T2 (5)。