[發(fā)明專利]半導體器件和形成半導體器件的方法

在審

• 申請?zhí)枺?/td>: 202110563403.7
• 申請日: 2021-05-24
• 公開（公告）號: CN113745219A
• 公開（公告）日: 2021-12-03
• 發(fā)明（設計）人: 沙哈吉·B·摩爾
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L27/092
• 分類號: H01L27/092;H01L21/8238
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;李偉

實施例器件包括：第一鰭，從隔離區(qū)域突出；第二鰭，從隔離區(qū)域突出；第一鰭間隔件，位于第一鰭中的一個的第一側壁上，第一鰭間隔件設置在隔離區(qū)域上，第一鰭間隔件具有第一間隔件高度；第二鰭間隔件，位于第二鰭中的一個的第二側壁上，第二鰭間隔件設置在隔離區(qū)域上，第二鰭間隔件具有第二間隔件高度，第一間隔件高度大于第二間隔件高度；第一外延源極/漏極區(qū)域，位于第一鰭間隔件上和第一鰭中，第一外延源極/漏極區(qū)域具有第一寬度；以及第二外延源極/漏極區(qū)域，位于第二鰭間隔件上和第二鰭中，第二外延源極/漏極區(qū)域具有第二寬度，第一寬度大于第二寬度。本申請的實施例還涉及半導體器件和形成半導體器件的方法。

技術領域

本申請的實施例涉及半導體器件和形成半導體器件的方法。

背景技術

半導體器件用于各種電子應用中，諸如例如，個人計算機、手機、數(shù)碼相機和其它電子設備。半導體器件通常通過在半導體襯底上方依次沉積材料的絕緣層或介電層、導電層和半導體層并且使用光刻圖案化各個材料層以在其上形成電路組件和元件來制造。

半導體工業(yè)通過不斷減小最小部件尺寸來不斷提高各個電子組件(例如，晶體管、二極管、電阻器、電容器等)的集成密度，這允許更多的組件集成至給定區(qū)域中。但是，隨著最小部件尺寸的減小，出現(xiàn)了應解決的額外的問題。

發(fā)明內容

本申請的一些實施例提供了一種半導體器件，包括：第一鰭，從隔離區(qū)域突出；第二鰭，從所述隔離區(qū)域突出；第一鰭間隔件，位于所述第一鰭中的一個的第一側壁上，所述第一鰭間隔件設置在所述隔離區(qū)域上，所述第一鰭間隔件具有第一間隔件高度；第二鰭間隔件，位于所述第二鰭中的一個的第二側壁上，所述第二鰭間隔件設置在所述隔離區(qū)域上，所述第二鰭間隔件具有第二間隔件高度，所述第一間隔件高度大于所述第二間隔件高度；第一外延源極/漏極區(qū)域，位于所述第一鰭間隔件上和所述第一鰭中，所述第一外延源極/漏極區(qū)域具有第一寬度；以及第二外延源極/漏極區(qū)域，位于所述第二鰭間隔件上和所述第二鰭中，所述第二外延源極/漏極區(qū)域具有第二寬度，所述第一寬度大于所述第二寬度。

本申請的另一些實施例提供了一種半導體器件，包括：第一鰭，從襯底延伸；多個第二鰭，從所述襯底延伸；第一外延源極/漏極區(qū)域，位于所述第一鰭中，所述第一外延源極/漏極區(qū)域具有第一寬度；第二外延源極/漏極區(qū)域，位于所述第二鰭中，所述第二外延源極/漏極區(qū)域具有第二寬度，所述第一寬度小于所述第二寬度；第一鰭間隔件，位于所述第一外延源極/漏極區(qū)域和所述第一鰭的第一側壁上，所述第一鰭間隔件具有第一間隔件高度；以及第二鰭間隔件，位于所述第二外延源極/漏極區(qū)域和所述第二鰭中的一個的第二側壁上，所述第二鰭間隔件具有第二間隔件高度，所述第一間隔件高度大于所述第二間隔件高度。

本申請的又一些實施例提供了一種形成半導體器件的方法，包括：形成從隔離區(qū)域突出的第一鰭和第二鰭；在所述第一鰭上沉積第一介電層；在所述第二鰭上沉積第二介電層；圖案化所述第一介電層，以形成與所述第一鰭相鄰并且位于所述隔離區(qū)域上的第一鰭間隔件，所述第一鰭間隔件具有第一間隔件高度；圖案化所述第二介電層，以形成與所述第二鰭相鄰并且位于所述隔離區(qū)域上的第二鰭間隔件，所述第二鰭間隔件具有第二間隔件高度，所述第一間隔件高度大于所述第二間隔件高度；在所述第一鰭中和所述第一鰭間隔件上生長第一外延源極/漏極區(qū)域，所述第一外延源極/漏極區(qū)域具有第一寬度；以及在所述第二鰭中和所述第二鰭間隔件上生長第二外延源極/漏極區(qū)域，所述第二外延源極/漏極區(qū)域具有第二寬度，所述第一寬度大于所述第二寬度。

附圖說明

當結合附圖進行閱讀時，從以下詳細描述可最佳理解本發(fā)明的各個方面。應該指出，根據(jù)工業(yè)中的標準實踐，各個部件未按比例繪制。實際上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。

圖1示出了根據(jù)一些實施例的三維視圖中的FinFET的實例。

圖2至圖17B是根據(jù)一些實施例的在制造FinFET中的中間階段的各個視圖。

圖18A和圖18B是根據(jù)一些實施例的FinFET的各個視圖。