[發明專利]一種基于智能分析的芯片設計方法

有效

• 申請號: 202110545652.3
• 申請日: 2021-05-19
• 公開（公告）號: CN113408223B
• 公開（公告）日: 2022-08-30
• 發明（設計）人: 杜學軍;惠鋒;劉佩;單悅爾;季振凱
• 申請（專利權）人: 無錫中微億芯有限公司
• 主分類號: G06F30/327
• 分類號: G06F30/327
• 代理公司: 無錫華源專利商標事務所(普通合伙) 32228
• 代理人: 過顧佳;聶啟新

本發明公開了一種基于智能分析的芯片設計方法，涉及芯片設計技術領域，該方法對RTL級描述文件中的描述語句進行解析并識別得到若干個器件組，每個器件組是通過至少兩個具有預定關聯的描述語句和/或至少一個符合預定語句特征的描述語句表示的電路結構，將所有器件組加入包含若干個原型器件的映射庫中，然后基于映射庫進行邏輯綜合處理得到邏輯網表并在待設計芯片上進行裝箱、布局和布線，該方法由原型器件層級向更高層級的抽象和提升，從而可以減少處理單元數量和數據規模，而且可以最大限度地使用并行處理的計算資源，來提高超大容量芯片設計的處理能力和效率，而且可以幫助后續設計流程提高效率和品質。

技術領域

本發明涉及芯片設計技術領域，尤其是一種基于智能分析的芯片設計方法。

背景技術

半導體技術、工藝經過幾十年的發展，由最初的半導體分立元件晶體管發展到今天的超大規模集成電路。伴隨著半導體技術、工藝的發展，集成電路的設計技術也經歷了由最初的計算機輔助設計工具發展到今天的完整的集成電路設計自動化流程(ElectronicDesign Automation)，尤其是上個世紀九十年代綜合技術的發明和應用，使得集成電路的設計從設計思想的描述到最終的物理實現整體設計流程的自動化成為可能。

目前常用的FPGA芯片和ASIC芯片的設計流程類似，以利用EDA(Electronicdesign automation，電子設計自動化)開發軟件和編程工具對FPGA芯片進行開發的過程為例，EDA開發軟件的開發流程主要包括用戶設計輸入、邏輯綜合、裝箱、布局、布線、時序分析和碼流生成等操作。其中，邏輯綜合過程用于將輸入的用戶設計(RTL級描述文件)轉化為器件網表，主要包括讀入、翻譯、優化和映射四個過程，第一步讀入RTL級描述文件，第二步將RTL級描述文件轉換成通用電路(與具體工藝無關)，第三步對通用電路根據設計目標優化電路結構，第四步將優化后的電路結構映射到FPGA芯片對應的目標工藝庫，選擇合適的目標工藝庫中的元件來實現優化后的電路結構，從而得到適合該FPGA芯片的器件網表。

隨著半導體工藝的飛速發展，芯片設計容量也相應不斷擴大，如何快速準確的將用戶設計正確地轉換成數字系統并成功地安裝在芯片上，提高超大容量FPGA/ASIC設計的處理效率和優化水平，給與芯片配套的設計軟件提出了重大挑戰。

發明內容

本發明人針對上述問題及技術需求，提出了一種基于智能分析的芯片設計方法，本發明的技術方案如下：

一種基于智能分析的芯片設計方法，該方法包括：

獲取RTL級描述文件，對RTL級描述文件中的描述語句進行解析并識別得到若干個器件組，每個器件組是通過至少兩個具有預定關聯的描述語句和/或至少一個符合預定語句特征的描述語句表示的電路結構，將所有器件組加入包含若干個原型器件的映射庫中；

基于映射庫對RTL級描述文件進行邏輯綜合處理得到邏輯網表，邏輯網表包括若干個綁定單元和若干個獨立邏輯單元，綁定單元基于映射庫中的一個器件組映射得到且內部綁定映射庫中的若干個原型器件，每個獨立邏輯單元分別基于映射庫中的一個原型器件映射得到；

以邏輯網表中的綁定單元和獨立邏輯單元作為最小處理單元在待設計芯片上進行裝箱、布局和布線，并完成對待設計芯片的芯片設計。

其進一步的技術方案為，當兩個描述語句中的信號邏輯相關時，和/或，兩個描述語句屬于RTL級描述文件中同一個預定塊語句內的語句時，確定兩個描述語句具有預定關聯。

其進一步的技術方案為，當兩個描述語句存在至少一個相同的輸入信號，和/或，其中一個描述語句的輸出信號是另一個描述語句的輸入信號時，確定兩個描述語句中的信號邏輯相關。

其進一步的技術方案為，當兩個描述語句包括在同一個預定過程語句形成的過程塊內時；和/或，當兩個描述語句包括在構成預定語法結構的語句組之間時；和/或，當兩個描述語句包括在同一個循環語句形成的循環結構內時；確定兩個描述語句屬于同一個預定塊語句內的語句。