[發明專利]基于FPGA的原型驗證方法與編碼裝置

有效

• 申請號: 202110543735.9
• 申請日: 2021-05-19
• 公開（公告）號: CN113343615B
• 公開（公告）日: 2023-08-01
• 發明（設計）人: 請求不公布姓名
• 申請（專利權）人: 中天恒星（上海）科技有限公司
• 主分類號: G06F30/327
• 分類號: G06F30/327;G06F30/367;G06F30/34
• 代理公司: 上海上谷知識產權代理有限公司 31342
• 代理人: 蔡繼清

本發明實施例提供了一種基于FPGA的原型驗證裝置及方法，涉及原型驗證技術領域。基于FPGA的原型驗證裝置包括：相互連接的RTL設計模塊、電路仿真器、編譯工具以及FPGA模塊，RTL設計模塊用于獲取RTL設計文件中的多個關鍵信號，對多個關鍵信號的層級路徑進行保存，并基于各級關鍵信號的層級路徑生成約束列表；RTL設計模塊還用于根據各級關鍵信號，得到RTL設計文件中的多個冗余信號；電路仿真器用于基于各級關鍵信號、多個冗余信號，生成編譯工具的配置文件；編譯工具還用于根據RTL設計文件、約束列表以及配置文件，得到原型驗證的測試文件；FPGA模塊用于利用測試文件進行原型驗證。本發明中，縮短了原型驗證的錯誤排查周期，加快了原型驗證的調試周期。

技術領域

本發明涉及原型驗證技術領域，具體涉及一種基于FPGA的原型驗證裝置及方法。

背景技術

在FPGA(Field－Programmable?Gate?Array，可編程邏輯陣列)原型驗證平臺的搭建與調試過程中，查錯技術是一種非常重要的質量驗證手段。目前，在FPGA平臺中常用的查錯技術包括兩種，一種是在寄存器轉換級(Register?Transfer?Level，簡稱RTL)設計中插入查錯邏輯，是基于查錯邏輯分析儀(ILA?core)和編譯工具(Vivado)的查錯技術；另一種是在門級網表中插入查錯邏輯，是基于智能集成電路仿真器(IICE?core)和編譯工具(Synplify或Protocompiler)的查錯技術；從而能夠在FPGA進行調試時，通過查錯邏輯抓取信號的波形，以縮小排查范圍或定位錯誤。

然而，在RTL設計中插入查錯邏輯時，RTL設計在經過編譯工具的編譯和綜合優化后，內部信號可能會發生變化，例如多個信號被合并成一個，信號的名稱發生變化，此時ILAcore指定的門級網表中的信號與RTL設計中的信號不一致，導致無法排查出問題。在門級網表中插入查錯邏輯時，在IICE?core觀測的信號無法排查出錯誤所在時，則需要修改IICEcore的描述文件(例如信號列表和約束條件)，并從編譯階段開始重新執行查錯流程，隨著RTL設計和FPGA硬件規模的逐漸增加，從編譯到產生測試文件的周期越來越長，查錯效率較低。

發明內容

本發明的目的是提供了一種基于FPGA的原型驗證方法與編碼裝置，在進行原型驗證時，RTL設計模塊會對多個關鍵信號的層級路徑進行保存，保證RTL設計中關鍵信號的完整性；編譯工具在生成測試文件時，參照了關鍵信號的約束列表，從而在編譯和優化過程中，不會對關鍵信號進行合并、移除等操作，保證后續進行原型驗證時觀測信號與關鍵信號的一致性；并且RTL模塊可以基于冗余邏輯來保存關鍵信號，便于在原型驗證的過程中替換觀測信號，提升了FPGA原型驗證的靈活性，縮短了原型驗證的錯誤排查周期，加快了原型驗證的調試周期。

為實現上述目的，本發明提供了一種基于FPGA的原型驗證裝置，包括：相互連接的RTL設計模塊、電路仿真器、編譯工具以及FPGA模塊；所述RTL設計模塊用于獲取RTL設計文件中的多個關鍵信號，對所述多個關鍵信號的層級路徑進行保存，并基于各級所述關鍵信號的層級路徑生成約束列表；所述RTL設計模塊還用于根據各級所述關鍵信號，得到所述RTL設計文件中的多個冗余信號；所述電路仿真器用于基于各級所述關鍵信號、所述多個冗余信號，生成所述編譯工具的配置文件；所述編譯工具還用于根據所述RTL設計文件、所述約束列表以及所述配置文件，得到原型驗證的測試文件；所述FPGA模塊用于利用所述測試文件進行原型驗證。

本發明還提供了一種基于FPGA的原型驗證方法，包括：所述RTL設計模塊獲取RTL設計文件中的多個關鍵信號，對所述多個關鍵信號的層級路徑進行保存，并基于各級所述關鍵信號的層級路徑生成約束列表；所述RTL設計模塊根據各級所述關鍵信號，得到所述RTL設計文件中的多個冗余信號；所述電路仿真器基于各級所述關鍵信號、所述多個冗余信號，生成所述編譯工具的配置文件；所述編譯工具根據所述RTL設計文件、所述約束列表以及所述配置文件，得到原型驗證的測試文件；所述FPGA模塊利用所述測試文件進行原型驗證。