[發明專利]基于FPGA的原型驗證方法與編碼裝置

有效

• 申請號: 202110543735.9
• 申請日: 2021-05-19
• 公開（公告）號: CN113343615B
• 公開（公告）日: 2023-08-01
• 發明（設計）人: 請求不公布姓名
• 申請（專利權）人: 中天恒星（上海）科技有限公司
• 主分類號: G06F30/327
• 分類號: G06F30/327;G06F30/367;G06F30/34
• 代理公司: 上海上谷知識產權代理有限公司 31342
• 代理人: 蔡繼清

1.一種基于FPGA的原型驗證裝置，其特征在于，包括：相互連接的RTL設計模塊、電路仿真器、編譯工具以及FPGA模塊；

所述RTL設計模塊用于獲取RTL設計文件中的多個關鍵信號，對所述多個關鍵信號的層級路徑進行保存，并基于各級所述關鍵信號的層級路徑生成約束列表；

所述RTL設計模塊還用于根據各級所述關鍵信號，得到所述RTL設計文件中的多個冗余信號；

所述電路仿真器用于基于各級所述關鍵信號、所述多個冗余信號，生成所述編譯工具的配置文件；

所述編譯工具還用于根據所述RTL設計文件、所述約束列表以及所述配置文件，得到原型驗證的測試文件；

所述FPGA模塊用于利用所述測試文件進行原型驗證；

其中，所述RTL設計模塊包括：依次連接的RTL設計解析單元、留存單元以及冗余信號單元；

所述RTL設計解析單元用于獲取RTL設計文件中的多個關鍵信號，并將所述多個關鍵信號發送到所述留存單元；

所述留存單元用于對所述多個關鍵信號的層級路徑進行保存，并基于各級所述關鍵信號的層級路徑生成約束列表；

所述冗余信號單元用于根據各級所述關鍵信號，得到所述RTL設計文件中的多個冗余信號；

所述FPGA模塊還用于在進行原型驗證過程中出現錯誤時，基于待觀測的所述關鍵信號的波形，獲取RTL設計的錯誤范圍；

所述FPGA模塊還用于獲取所述RTL設計的錯誤范圍所涉及的所述關鍵信號，控制所述冗余信號停止輸入到所述電路仿真器，并控制所述RTL設計解析單元將所述錯誤范圍包括的所述關鍵信號作為冗余信號輸入到所述電路仿真器中；

所述編譯工具用于根據所述錯誤范圍包括的所述關鍵信號、所述RTL設計文件以及所述配置文件重新生成所述測試文件。

2.根據權利要求1所述的基于FPGA的原型驗證裝置，其特征在于，所述RTL設計模塊還包括：多路選擇器，所述多路選擇器連接于所述留存單元與所述冗余信號單元之間。

3.根據權利要求1所述的基于FPGA的原型驗證裝置，其特征在于，所述電路仿真器還用于接收所述編譯工具發送的所述RTL設計的門級網表；

所述電路仿真器用于基于目標關鍵信號修改所述門級網表，并將修改后的所述門級網表發送到所述編譯工具，所述目標關鍵信號為所述錯誤范圍包括的所述關鍵信號中不在所述門級網表中的所述關鍵信號；

所述編譯工具用于根據修改后的所述門級網表、所述RTL設計文件以及所述配置文件重新生成所述測試文件。

4.根據權利要求1所述的基于FPGA的原型驗證裝置，其特征在于，所述留存單元包括多個LUT器件，各所述LUT器件分別連接于所述RTL設計解析單元以及所述冗余信號單元；

所述LUT器件用于對接收到的所述RTL設計解析單元發送的所述關鍵信號的層級路徑進行保存。

5.根據權利要求1中所述的基于FPGA的原型驗證裝置，其特征在于，所述冗余信號單元包括計數器、加法器、寄存器以及觸發器。

6.根據權利要求1至5中任一項所述的基于FPGA的原型驗證裝置，其特征在于，所述編譯工具用于根據所述RTL設計文件、所述約束列表以及所述配置文件，生成原型驗證的門級網表；

所述編譯工具用于基于所述門級網表，得到原型驗證的測試文件。

7.一種基于FPGA的原型驗證方法，其特征在于，包括：

RTL設計模塊獲取RTL設計文件中的多個關鍵信號，對所述多個關鍵信號的層級路徑進行保存，并基于各級所述關鍵信號的層級路徑生成約束列表；其中，所述RTL設計模塊包括：依次連接的RTL設計解析單元、留存單元以及冗余信號單元；所述RTL設計解析單元用于獲取RTL設計文件中的多個關鍵信號，并將所述多個關鍵信號發送到所述留存單元；所述留存單元用于對所述多個關鍵信號的層級路徑進行保存，并基于各級所述關鍵信號的層級路徑生成約束列表；所述冗余信號單元用于根據各級所述關鍵信號，得到所述RTL設計文件中的多個冗余信號；

所述RTL設計模塊根據各級所述關鍵信號，得到所述RTL設計文件中的多個冗余信號；

電路仿真器基于各級所述關鍵信號、所述多個冗余信號，生成編譯工具的配置文件；

所述編譯工具根據所述RTL設計文件、所述約束列表以及所述配置文件，得到原型驗證的測試文件；

FPGA模塊利用所述測試文件進行原型驗證；

其中在所述FPGA模塊利用所述測試文件進行原型驗證之后，還包括：

所述FPGA模塊在進行原型驗證過程中出現錯誤時，基于待觀測的所述關鍵信號的波形，獲取RTL設計的錯誤范圍；

所述FPGA模塊獲取所述RTL設計的錯誤范圍所包括的所述關鍵信號，控制所述冗余信號停止輸入到所述電路仿真器，并控制所述RTL設計模塊將所述錯誤范圍包括的所述關鍵信號作為冗余信號輸入到所述電路仿真器中；

所述編譯工具根據所述錯誤范圍包括的所述關鍵信號、所述RTL設計文件以及所述配置文件重新生成所述測試文件。