[發明專利]一種具有分數階微積分運算和顯示功能的數字示波器

有效

• 申請號: 202110514250.7
• 申請日: 2021-05-12
• 公開（公告）號: CN113377340B
• 公開（公告）日: 2022-10-18
• 發明（設計）人: 許波;白利兵;程玉華;黃肖宇;耿航;秦豪;鄒松庭;陳凱;張碩
• 申請（專利權）人: 電子科技大學
• 主分類號: G06F7/64
• 分類號: G06F7/64;G06F7/523;G06F7/498
• 代理公司: 四川鼎韜律師事務所 51332
• 代理人: 溫利平

1.一種具有分數階微積分運算和顯示功能的數字示波器，其特征在于，包括：

一數字示波器控制模塊；

一ADC模塊，輸入模擬信號x(t)經過ADC模塊采樣量化，得到采樣數據ADC(m)，m表示采樣時刻；

一信號采集存儲模塊，根據時基檔位對采樣數據ADC(m)進行抽點，然后根據設定的預觸發深度、觸發信號，在數字示波器控制模塊控制下，將抽點后的采樣數據即采集數據按照存儲地址依次存儲到信號采集存儲模塊中的采集存儲器ADC RAM中，當采集存儲器ADC RAM存滿即存儲L個采集數據后，停止采集存儲，采集存儲器ADC RAM輸出的示波器數據完成信號DSO_DONE從0變為1，此時，采集存儲器ADC RAM中采集數據用x(n)表示，n表示存儲地址，n＝0,1,2,…,L-1；

一信號處理顯示模塊；

其特征在于，還包括：

一分數階運算模塊，用于讀取采集存儲器ADC RAM中的采集數據x(n)進行分數階微分或積分運算，得到分數階運算結果數據y(n)送入信號處理顯示模塊轉為顯示數據并送入LCD進行顯示；

所述分數階運算模塊又包括：

一個固定系數存儲器CO RAM，用于存儲數字示波器控制模塊發送過來的L個固定系數c(0),c(1),c(2),…,c(L-1)，對于第j個固定系數c(j)，其值為：

其中，L為數字示波器顯示區水平方向的像素點個數，X為數字示波器顯示區水平方向的格數，T_base為數字示波器的時基擋位，α為運算階，α0時，為分數階積分運算，當α0時，為分數階微分運算，b_j為固定參數，其值為：

N-1個D觸發器延時單元D₁,D₂,D₃,…,D_N-1,固定系數存儲器CO RAM的輸出連接到第1個D觸發器延時單元D₁的輸入端，從第2個D觸發器延時單元D₂開始，其輸入端與前一D觸發器延時單元的輸出端連接；

N個分數階運算單元THD₁,THD₂,THD₃,…,THD_N，每個分數階運算單元都包括一個乘法器以及一個累加器；對于第n個分數階運算單元THD_n，n＝1,2,…,N-1，其乘法器MULTI_n的兩個輸入端中的一個輸入端接信號采集存儲模塊輸出的采集數據x(n)，另一輸入端接第n個D觸發器延時單元D_n的輸入端，其累加器ACC_n輸入端接其乘法器MULTI_n的輸出端，累加器ACC_n的輸出作為第n個分數階運算單元THD_n的輸出；對于第N個分數階運算單元THD_N，其乘法器MULTI_N的兩個輸入端中的一個輸入端接信號采集存儲模塊輸出的采集數據x(n)，另一輸入端接第N-1個D觸發器延時單元D_n的輸出端，其累加器ACC_N輸入端接其乘法器MULTI_N的輸出端；

一分數階運算結果存儲器FO RAM，用于存儲N個分數階運算單元THD₁,THD₂,THD₃,…,THD_N-1的輸出；

一分數階運算控制模塊FO CTRL，用于控制分數階運算，當檢測到示波器數據完成信號DSO_DONE從0變為1時，執行以下步驟：

(1)、初始化

初始化當前分數階運算次數i＝1、第i次分數階運算完成標志i_done＝0，分數階運算完成信號FO_DONE＝0；

(2)、復位

復位N-1個D觸發器延時單元D₁,D₂,D₃,…,D_N-1的初始值為0，配置采集存儲器ADC RAM的讀地址ADDR_adcram＝N*i-1,復位固定系數存儲器CO RAM的讀地址ADDR_coram＝0，復位N個分數階運算單元THD₁,THD₂,THD₃,…,THD_N中的累加器的初始值為0，復位分數階運算結果存儲器FO RAM的寫地址ADDR_foram＝0；

(3)、讀數據進行乘累加

在系統時鐘clk的驅動下，每一個系統時鐘，分數階運算控制模塊FO CTRL發起一次讀采集存儲器ADC RAM和一次讀固定系數存儲器CO RAM操作，總計讀取k次，其中，k＝N*i；每次讀操作，讀地址ADDR_adcram減1，讀地址ADDR_coram加1，每個系統時鐘clk的邊沿上，采集存儲器ADC RAM讀數據端口輸出的數據按時間先后順序依次為采集數據x(k-1),…,x(1),x(0)，即第0個系統時鐘同時送入N個分數階運算單元中的乘法器端口A的數據均為采集數據x(k-1)，第1個系統時鐘同時送入N個分數階運算單元中的乘法器端口A的數據均為采集數據x(k-2)，第2個系統時鐘同時送入N個分數階運算單元中的乘法器端口A的數據均為采集數據x(k-3)，這樣類推，直到在第k-1個系統時鐘同時送入N個分數階運算單元中的乘法器端口A的數據均為采集數據x(0)；

在每個系統時鐘clk的邊沿上固定系數存儲器CO RAM讀數據端口輸出的數據按時間先后順序依次為固定系數c(0),c(1),…,c(k-1)，固定系數c(0),c(1),…,c(k-1)串行進入N-1個D觸發器延時單元D₁,D₂,D₃,…,D_N-1，即第0個時鐘送入第一個分數階運算單元THD₁中的乘法器端口B的數據為c(0)，其余分數階運算單元中的乘法器端口B的數據為0，第0個時鐘送入第一、二個分數階運算單元THD₁、THD₂中的乘法器端口B的數據分別為c(1),c(0)，其余分數階運算單元中的乘法器端口B的數據為0，第2個時鐘送入第一、二、三個分數階運算單元中THD₁、THD₂、THD₃的乘法器端口B的數據分別為c(2),c(1),c(0)，其余分數階運算單元中的乘法器端口B的數據為0，這樣類推，直到在第k-1個系統時鐘送入N個分數階運算單元THD₁,THD₂,THD₃,…,THD_N中的乘法器端口B的數據分別為c(k-1),…,c(2),c(1),c(0)；

每次讀取后，N個分數階運算單元THD₁,THD₂,THD₃,…,THD_N都依次進行一次乘法運算和一次累加運算，當累加次數達到k次后，第i次分數階運算完成標志i_done＝1；

(4)、存儲分數階運算數據

當檢測到第i次分數階運算完成標志i_done＝1時，將N個分數階運算單元THD₁,THD₂,THD₃,…,THD_N的輸出分別作為分數階運算結果數據y(k-1),y(k-2),y(k-3),…,y(k-N)進行合并，合并數據在同一系統時鐘clk下存入分數階運算結果存儲器FO RAM地址ADDR_foram中；

(5)、判斷一幀數據即L個采集數據是否計算完畢

判斷當前分數階運算次數i是否小于L/N，如果小于，寫地址ADDR_foram加1，當前分數階運算次數i加1，第i次分數階運算完成標志i_done置0，返回步驟(2)，如果不小于，將分數階運算完成信號FO_DONE置1，停止分數階運算；

所述數字示波器控制模塊檢測分數階運算完成信號FO_DONE，當其從0變為1時，執行以下步驟：

(1)、將采集存儲器ADC RAM中的采集數據x(n)，n＝0,1,2,…,L-1、分數階運算結果存儲器FO RAM中的分數階運算結果數據y(n),n＝0,1,2,…,L-1送入信號處理顯示模塊，通過繪圖線程轉為顯示數據并送入LCD進行顯示；

(2)、將示波器數據完成信號DSO_DONE和分數階運算完成信號FO_DONE置零，并使能信號采集存儲以及分數階運算。

2.根據權利要求1所述的具有分數階微積分運算和顯示功能的數字示波器，其特征在于，在采集數據x(n)、分數階運算結果數據y(n)送入信號處理顯示模塊后，首先將采集數據x(n)的顯示垂直靈敏度與波形顯示區縱向格數相乘，得到顯示量程R₁，分數階運算顯示垂直靈敏度與波形顯示區縱向格數相乘，得到顯示量程R₂；然后將采集數據x(n)的處理為：

將分數階運算結果數據y(n)的處理為：

其中，h表示ADC的位數；

最后，將數據d_x(n)和d_y(n)送到繪圖線程轉為顯示數據并送入LCD進行顯示。